ソフトウェア並列化を考慮したハードウェア/ソフトウェア分割手法の評価(開発環境,FPGA応用及び一般)  [in Japanese] Evaluation of Hardware/Software Partitioning Method with Consideration of Software Parallelization  [in Japanese]

システムレベル設計において、ハードウェア/ソフトウェアの最適な分割を行うために、本研究ではC記述をベースとしてソフトウェアの実行サイクル数を考慮したハードウェア/ソフトウェア分割およびソフトウェアの並列化を効率的に行う手法を提案した。本手法を、暗号化アルゴリズムAESに適用した結果、ソフトウェアの並列化を行うことによりボトルネック部分の実行サイクル数を約3割削減することができた。さらに、ハードウェア化を行い、その箇所の実行サイクル数を95%削減する見通しを得た。

In this research, we proposed an effective hardware/software partitioning methodology based on C description with consideration of the execution cycle count of the software and the software parallelization method for the optimal hardware/software partitioning in system level design. After this method was applied to the encryption algorithm AES, the software parallelization method reduces the execution cycle count of the bottleneck part by almost 30 percent. In addition, we expected that the bottleneck part of AES algorithm can be implemented in hardware and reduced almost 95 percent of execution cycle.