抄録
本稿では組み込みアプリケーションを対象とし,2階層キャッシュメモリにおけるバス幅とキャッシュ構成のシミュレーションべースの最適化手法を提案する.まず,キャッシュのヒット/ミス判定とバス幅の最適化を独立して考えることができることを示す.キャッシュのヒット/ミス判定はCRCB手法を適用することで効率的に探索する.バス幅の最適化はキャッシュとバスの持つ性質を利用することで効率的な探索を可能とする.本手法の評価として,総メモリアクセス時間最小または総消費エネルギー最小となるようなキャッシュ・バス構成を探索するシステムを構築し,単純な全探索と比較して最大で835.91倍高速化した.
In this paper, we propose a simulation-based bus width and cache configuration optimization approach for two-level caches. First, we show that we can consider the cache hit/miss judgement and the bus width optimization independently. Second, the cache hit/mis judgments can be done effectively by applying our CRCB techniques. Then we show several properties for cache and bus width and propose an effective bus width optimization approach based on them. We have developed a system that optimizes cache and bus configuration where total memory access time or total energy consumption is minimized. Our proposed approach totally runs a maximum of 835.91 faster compared to the simple exhaustive approach.
