FAST Corner Detection の検出パターンの圧縮とFPGAへの実装 Pattern Compression of FAST Corner Detection and its FPGA Implementation

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抄録

本稿では,拡張現実(AR)技術の一種であるPTAMで用いられているFAST Corner Detectionの,ストリーム処理を用いたFPGA上での実装を示す.機械学習付きFAST Corner Detectionをコンパクトなハードウェアで実装する上での問題の一つとして,膨大な数のコーナーパターンとのマッチング処理が上げられる.我々は,コーナーパターンの判別式の分割と,回転や反転などの対称性を利用したコーナーパターンの圧縮手法を提案する.提案手法により,組み合わせ回路としてコーナーパターンのマッチング処理が実現できる.FPGA上に実装した機械学習付きFAST Corner Detectionは,リアルタイム処理を実現し,その際のスライス利用率はVirtex-5 FPGAにおいて7〜9%であった.

This paper shows stream-oriented FPGA implementation of the Features from Accelerated Segment Test (FAST) corner detection, which is used in the parallel tracking and mapping (PTAM) for augmented reality (AR). The matching process with a large number of corner patterns is one of the problems for implementing machine-learned FAST corner detection on an embedded hardware system like FPGAs. We propose compression methods of the corner patterns considering discriminant split and pattern symmetry for rotation and inversion. We proposed methods enable implementation of the machine-learned FAST corner detection with a combinational circuit. This implementation of the machine-learned FAST corner detection achieves real-time execution performance with 7-9% of available slices of a Virtex-5 FPGA.

収録刊行物

  • 電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 111(31), 7-12, 2011-05-05

    一般社団法人電子情報通信学会

参考文献:  18件中 1-18件 を表示

各種コード

  • NII論文ID(NAID)
    110008725910
  • NII書誌ID(NCID)
    AA12046591
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • ISSN
    09135685
  • NDL 記事登録ID
    11117135
  • NDL 雑誌分類
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL 請求記号
    Z16-940
  • データ提供元
    CJP書誌  NDL  NII-ELS 
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