ヘテロジニアスなマルチコアプロセッサ向け分散TLB機構の設計と実装

• 川瀬 大樹

• 水頭 一壽

• 松谷 宏紀

• 山崎 信行

書誌事項

タイトル別名

• Design and Implementation of Distributed TLB Mechanism for Heterogeneous Multi-Core Processors

抄録

組込みシステム向けマルチコアアーキテクチャでは，アプリケーションに合わせて大きさや機能，速度の異なるプロセッサやメモリ，及び各種 I/O を Network-on-Chip（NoC） を用いて接続したヘテロジニアスな構成が有効である．本研究では，ヘテロジニアスなマルチコアプロセッサ向けに，分散 TLB（Translation-Lookaside Buffer） を用いた効率的なメモリ管理機構を提案する．具体的には，コアごとに専用の小規模な 1 次 TLB，及び全コアで共有する 2 次 TLB を実装し，各コアにおいて 1 次 TLB でミスが生じた場合のみ，2 次 TLB にアクセスする．このようなヘテロジニアスなマルチコアにおいて，コアごとの 1 次 TLB サイズを調節することで TLB 全体の高性能化及び面積コストの削減を図る．予備評価の結果，階層構造を持たない TLB 機構の場合と比較して，分散 TLB 機構では面積と消費電力の軽減が確認された．Heterogeneous multi-core architecture, in which processor cores, memory modules, and I/O modules with various sizes, functions, and speeds are interconnected via Network-on-Chip (NoC), is one of attractive solutions for embedded systems customized for a given application set. In this paper, we propose a distributed TLB (Translation-Lookaside Buffer) mechanism for efficient memory management on the heterogeneous multi-core processors. Specifically, small-sized level-1 TLBs dedicated to each processor core and a single large-sized level-2 TLB shared by all processor cores are implemented on a chip. The level-2 TLB is accessed only when a level-1 TLB miss is incurred. Performance, area, and power of the distributed TLB mechanism can be further optimized by adjusting entry sizes of level-1 TLBs. Preliminary evaluation results show that the distributed TLB mechanism can reduce the area and power compared to single-level flat TLB architecture.

収録刊行物

• 研究報告組込みシステム（EMB）

  研究報告組込みシステム（EMB） 2012 (15), 1-6, 2012-02-24

詳細情報

• CRID: 1572824501904469760
• NII論文ID: 110008791180
• NII書誌ID: AA12149313
• 本文言語コード: ja
• データソース種別:
  • CiNii Articles