FPGAを用いたDC-DCコンバータのディジタル制御における遅延制御法の検討 Implementation of delay control methods for FPGA-based digital DC-DC Converters

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抄録

近年、省エネへの取り組みとしてスイッチング電源のディジタル制御が注目されている。特に、FPGAを用いてDC-DCコンバータを制御する手法は、時間解像度の高いPulse Width Modulation(PWM)を回路レベルで構成し、これを高速な並列演算回路で制御できることから有望と考えられる。従来、FPGA上で高いクロック周波数を使わずにPWM回路を実現するためにDelay Lineが用いられてきた。しかしながら、この手法は遅延の線形性を保つために手動による配置配線が必要であるうえ、FPGA上の大きな領域を占めるという問題があった。そこで、本稿ではFPGAに備わっているSerializer-and-Deserializer(SerDes)プリミティブを利用した新たなPWM回路の構築法を提案する。SerDesを用いることにより、実装に必要となる面積を削減できるほか、生産性も向上すると期待できる。ただし、部分的には高い周波数のクロック信号が必要となる。そこで、この2つの手法のトレードオフを明らかにするために遅延時間の線形性、資源使用数、消費電力、生産性、DC-DCコンバータの制御精度の観点から評価および比較を行った。実験の結果、遅延時間の線形性、資源使用数および生産性においてSerDesの優位性が示された。また、SerDesの消費電力はDelay Lineと比べて66[mW]増加することが分かった。一方、2つの手法でDC-DCコンバータを構築し動特性を測定したところ、ほぼ同等の制御精度を達成可能なことが分かった。

In the context of energy saving, digital controlled switching power supplies have attracted increasing attention. Especially, FPGA implementation of digital control for a DC-DC converter is promising, since it enables high resolution digital Pulse Width Modulation (PWM) to be controlled in a circuit level with high-speed parallel arithmetic. Conventionally, a delay line has been used to implement PWM with a moderate clock frequency. However, this approach needs manual layout to keep the delay linearity and large FPGA areas. In this paper, a novel implementation of FPGA-based PWM focusing on a Serializer-and-Deserializer (SerDes) primitive is proposed. While the use of SerDes primitives reduces required FPGA areas and improves the productivity, it needs high frequency for clock signals partly. Thus, we analyzed these trade-offs empirically from a viewpoint of delay linearity, resource usage, power consumption, productivity, and control accuracy. The evaluation results revealed that the use of SerDes improved the delay linearity, resource usage, and productivity at the cost of a 66 [mW] increase in power consumption. On the other hand, the dynamic characteristics achieved by DC-DC converters with the two approaches were the almost same.

収録刊行物

  • 電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 112(70), 83-88, 2012-05-22

    一般社団法人電子情報通信学会

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各種コード

  • NII論文ID(NAID)
    110009569575
  • NII書誌ID(NCID)
    AA12046591
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • ISSN
    0913-5685
  • NDL 記事登録ID
    023743948
  • NDL 請求記号
    Z16-940
  • データ提供元
    CJP書誌  NDL  NII-ELS 
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