FPGAにおける細粒度動的部分再構成機構の検討 (リコンフィギャラブルシステム) Study of "fine-grain dynamic partial reconfiguration mechanism" on FPGA

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著者

    • 上田 晋寛 UEDA Kunihiro
    • 長崎大学大学院工学研究科 Department of Computer and Information SciencesGraduate School of Engineering Nagasaki University
    • 河本 尚輝 KAWAMOTO Naoki
    • 長崎大学大学院工学研究科 Department of Computer and Information SciencesGraduate School of Engineering Nagasaki University
    • 小栗 清 OGURI Kiyoshi
    • 長崎大学大学院工学研究科 Department of Computer and Information SciencesGraduate School of Engineering Nagasaki University

抄録

SRAM型Field Programmable Gate Array(FPGA)は,コンフィギュレーション用SRAMの値を書き換えることで回路の再構成可能が可能である.それらの中には動作中に回路の一部を書き換える動的部分再構成(Dynamic Partial Reconfiguration:DPR)機能をもつものがある.2010年には, Xilinx社がこの機能に使用するDPR用の回路データ(ビットストリーム)の生成を正式にサポートした.しかし,書き込むビットストリームはEDAソフトウェアにより事前に生成しておく必要があり,最小の論理構成要素の1つであるLUT(Look Up Table)を一部を書き換えたい場合でもでも事前に対応するビットストリームを生成し保持しておかなければならない.本稿では,より柔軟なDPRの手法の構築を目的とし,FPGA内部の回路でLUT書き換え用のビットストリームの生成をするLUT単位のDPR機構を検討する.また,その電力,DPR実行時間の観点から評価を行う.

Dynamic and partial reconfiguration (DRP) on SRAM-based FPGAs has received increasing attention, since Xil-inx Inc. started official support for design with DRP in 2010. However, in this design flow, every FPGA bit stream used for DRP must be generated in advance using an EDA tool In this paper, aiming at enabling a more flexible DRP framework, we investigate a DRP reconfiguration in which the FPGA itself generates bit streams for reconfiguration on the fly, mainly target-ing on LUT-based fine-grained reconfiguration. The proposed method is evaluated from the viewpoints of power consumption and configuration time.

収録刊行物

  • 電子情報通信学会技術研究報告 : 信学技報

    電子情報通信学会技術研究報告 : 信学技報 112(203), 61-66, 2012-09-18

    一般社団法人電子情報通信学会

各種コード

  • NII論文ID(NAID)
    110009698084
  • NII書誌ID(NCID)
    AA12046591
  • 本文言語コード
    JPN
  • ISSN
    0913-5685
  • NDL 記事登録ID
    024004732
  • NDL 請求記号
    Z16-940
  • データ提供元
    NDL  NII-ELS 
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