ゲートレベルデュアルパイプライン型自己同期回路によるWallace Tree乗算器のSOTB65nmCMOSによる設計

• 田村 雅人

• 池田 誠

書誌事項

タイトル別名

• ゲートレベルデュアルパイプラインガタ ジコ ドウキ カイロ ニ ヨル Wallace Tree ジョウザンキ ノ SOTB65nmCMOS ニ ヨル セッケイ
• SOTB 65nm CMOS Design of Gate-Level Dual Pipeline Self-Synchronous Wallace Tree Multiplier
• VLSI設計技術
• VLSI セッケイ ギジュツ

収録刊行物

• 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

  電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 (59), 39-44, 2014-05-29

  東京 : 電子情報通信学会

キーワード

• 自己同期回路
• デュアルパイプライン
• Wallace Tree
• 乗算器
• Self Synchronous Circuit
• Dual Pipeline
• Multiplier

詳細情報

• CRID: 1520572358999723904
• NII論文ID: 110009781846
• NII書誌ID: AA1123312X
• ISSN: 09135685
• NDL書誌ID: 025514114
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I025514114
• 本文言語コード: ja
• NDL 雑誌分類:
  • ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
• データソース種別:
  • NDL
  • CiNii Articles