製造後遅延調整機能を持つRDRアーキテクチャ向け高位合成手法の評価(システムLSIの応用とその要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)

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  • A High-Level Synthesis Algorithm with Post-Silicon Delay Tuning for RDR Architectures and its Experimental Evaluations

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抄録

LSIの微細加工技術の進歩により配線遅延の拡大や製造時の遅延ばらつきによるタイミング違反が問題となっている.とりわけ配線遅延がゲート遅延と比較して相対的に増加しており高位合成段階でいかに配線遅延を取り扱うかが鍵となる.また,製造時の遅延ばらつきに対応するために,従来は過剰なマージンの挿入,統計的静的遅延解析などが適用されてきたが,性能低下しない手法としてチップ製造後の回路チューニングが提案されている.このような背景に基づき,配線遅延の拡大や製造時の遅延ばらつきの双方に対応した高位合成として,製造後遅延調整機能を持つRDRアーキテクチャ向け高位合成手法を提案した.本稿では,提案手法の有効性を検証するため計算機実験をし,従来手法と比較することで提案手法を評価する.また,回路面積を最小化するために提案手法では類似化のステップを設けているが,その有効性についても検証する.計算機実験により,提案手法は従来手法と比較して遅延ばらつき発生時の実行時間を最大42.9%削減できることを確認した.

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詳細情報 詳細情報について

  • CRID
    1573950402624591616
  • NII論文ID
    110009821693
  • NII書誌ID
    AN10013323
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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