故障解析に耐性を持つラッチを利用したAES暗号回路

• 史 又華

• 谷口 寛彰

• 戸川 望

書誌事項

タイトル別名

• コショウ カイセキ ニ タイセイ オ モツ ラッチ オ リヨウ シタ AES アンゴウ カイロ
• Latch-based AES Encryption Circuit Against Fault Analysis
• VLSI設計技術
• VLSI セッケイ ギジュツ

収録刊行物

• 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

  電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 (454), 37-42, 2014-03

  東京 : 電子情報通信学会

キーワード

• AES
• サイドチャネル攻撃
• 故障解析
• タイムボローイング
• advanced encryption standard
• side-channel attacks
• fault analysis
• time borrowing

詳細情報

• CRID: 1520290882964868096
• NII論文ID: 110009862564
• NII書誌ID: AA1123312X
• ISSN: 09135685
• NDL書誌ID: 025409701
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I025409701
• 本文言語コード: ja
• NDL 雑誌分類:
  • ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
• データソース種別:
  • NDL
  • CiNii Articles