論理BISTにおけるスキャンイン電力制御回路のTEG評価について (ディペンダブルコンピューティング デザインガイア2013 : VLSI設計の新しい大地) Design and evaluation of circuits to control scan-in power in logic BIST

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著者

    • 加藤 隆明 KATO Takaaki
    • 九州工業大学:独立行政法人科学技術振興機構CREST Kyushu Institute of Technology:Japan Science and Technology Agency, CREST
    • 佐藤 康夫 SATO Yasuo
    • 九州工業大学:独立行政法人科学技術振興機構CREST Kyushu Institute of Technology:Japan Science and Technology Agency, CREST
    • 梶原 誠司 KAJIHARA Seiji
    • 九州工業大学:独立行政法人科学技術振興機構CREST Kyushu Institute of Technology:Japan Science and Technology Agency, CREST

抄録

スキャンベースの論理BISTでは高いテスト時電力の低減が課題となっている.しかしアプリケーション毎にその電力低減目標は異なるので,テスト時電力を低減するだけでなく,それを制御する技術開発が必要である.筆者らの先行研究では,スキャンイン時のFFのトグル率を制御可能な電力低減回路を提案した.本研究では電力制御回路を用いた具体的な制御手法を提案するとともに,TEGチップに電力制御回路を実装し,実際の電力低減効果の測定評価を行う.

Power reduction during testing with Logic BIST is a crucial problem; however, power controlling techniques are required as well as power reduction techniques because the required power level differs depending on its applications. The authors' previous study has proposed a power reducing circuit that controls toggle rate during scan-in mode. This paper proposes a power controlling method, which is based on the power controlling circuit, and its effectiveness is evaluated by measurement of a TEG that equips the power controlling circuit.

収録刊行物

  • 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113(321), 233-238, 2013-11-27

    一般社団法人電子情報通信学会

各種コード

  • NII論文ID(NAID)
    110009886254
  • NII書誌ID(NCID)
    AA11645397
  • 本文言語コード
    JPN
  • ISSN
    0913-5685
  • NDL 記事登録ID
    025087780
  • NDL 請求記号
    Z16-940
  • データ提供元
    NDL  NII-ELS 
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