FPGAの自己テストのための可変タイミングクロック生成 (ディペンダブルコンピューティング) Variable Test-Timing Generation for Built-In Self-Test on FPGA

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抄録

FPGAに搭載された論理を自己テストする際の可変テストタイミング生成手法を提案する.FPGAのアプリケーション依存テストは,シリコンデバッグやオンラインテストでの品質向上を狙いとして実施されるが,テスト容易化のための再コンフィグレーションを行うため,本来の回路パス遅延をテストすることは困難である.そこで筆者らは,可変なテストタイミングを用いて搭載論理がどこまで速く動作可能か測定するテスト手法を検討している.本論文ではそのテスト手法で用いるPLLの位相シフト機能を用いた高精度な可変テストタイミング生成手法を提案する.

This paper proposes a variable test-timing generation method that should be used for built-in self-test on FPGA. Application-dependent test for FPGA targets quality improvement in silicon debug or online test; however, as it requires reconfigurations for design for testability, it is difficult to test the original path delay. To tackle this problem, the authors propose a test method that measures the fastest operating speed of the circuit using variable test timing. The paper proposes a variable test-timing generation method that utilizes embedded phase-shift function of PLL.

収録刊行物

  • 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113(353), 7-12, 2013-12-13

    一般社団法人電子情報通信学会

各種コード

  • NII論文ID(NAID)
    110009901903
  • NII書誌ID(NCID)
    AA11645397
  • 本文言語コード
    JPN
  • ISSN
    0913-5685
  • NDL 記事登録ID
    025143649
  • NDL 請求記号
    Z16-940
  • データ提供元
    NDL  NII-ELS 
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