遅延ばらつき許容量を最適化するRDRアーキテクチャ向け高位合成手法

• 萩尾 勇太

• 柳澤 政生

• 戸川 望

書誌事項

タイトル別名

• チエンバラツキ キョヨウリョウ オ サイテキ カ スル RDR アーキテクチャ ムケ コウイ ゴウセイ シュホウ
• A High-level Synthesis Algorithm with Delay Variation Tolerance Optimization for RDR Architectures
• VLSI設計技術 ; デザインガイア2014 : VLSI設計の新しい大地
• VLSI セッケイ ギジュツ ; デザインガイア 2014 : VLSI セッケイ ノ アタラシイ ダイチ

収録刊行物

• 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

  電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 (328), 209-214, 2014-11

  東京 : 電子情報通信学会

キーワード

• 遅延ばらつき
• 製造後調整
• 高位合成
• レジスタ分散型アーキテクチャ
• Process and Delay Variation
• Post-Silicon Tuning
• High-Level Synthesis
• Distributed-Register Architectures

詳細情報

• CRID: 1520290883051056384
• NII論文ID: 110009971350
• NII論文ID: 110009962343
• NII書誌ID: AA1123312X
• ISSN: 09135685
• NDL書誌ID: 025983204
• NDL書誌ID: 025981348
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I025983204
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I025981348
• 本文言語コード: ja
• NDL 雑誌分類:
  • ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
• データソース種別:
  • NDL
  • CiNii Articles