FPGAにおけるオンチップ遅延測定について (ディペンダブルコンピューティング) -- (デザインガイア2014 : VLSI設計の新しい大地) On-chip delay measurement for FPGAs

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抄録

本論文では,FPGAに実装された論理回路を対象としたオンチップ遅延測定について述べる.半導体技術の進歩により,微細化,高速化が進む反面,出荷後の劣化現象に起因する遅延値の増加による故障が問題となっている.FPGAはASIC等のLSIと比べて,論理を構成する際により多くのトランジスタが使用される.そのため,FPGAを長期間使用し続けると,トランジスタの経年劣化により回路が誤動作する可能性は通常のLSI以上であると考えられる.そこで,劣化による故障に対応するため,FPGA搭載論理の回路遅延を自己測定する際に必要なテストタイミングをPLLの位相シフト機能を利用して可変にする手法が提案されている.本研究では,FPGAに可変テストタイミング生成回路を搭載し,遅延測定回路をチップ上に構築することにより,チップ上でテストタイミングを変えた際の回路の遅延マージン測定法について述べる.

This paper describes an on-chip delay measurement method that targets a logic circuit on an FPGA. While advances in semiconductor technology bring miniaturization and performance improvement of the circuit, failures due to the delay degradation by aging after shipment have become a crucial problem. When a logic circuit is configured on an FPGA, the number of transistors to be used for the circuit increases compared to cases of LSIs such as ASICs. Therefore, if the FPGA is used for a long time, the circuit will not operate correctly due to the aging of the transistors, and such a concern for the FPGA will be more serious than that of LSI. To conquer this problem, a method of measuring a circuit delay with variable test timing generated by a PLL's phase shift function has been proposed. In this work, the variable test timing generator is implemented on the FPGA, and an on-chip delay measurement is performed. Then, we describe a method to measure the delay margin of the circuit varying the test-timing.

収録刊行物

  • 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(329), 245-250, 2014-11-26

    一般社団法人電子情報通信学会

各種コード

  • NII論文ID(NAID)
    110009971356
  • NII書誌ID(NCID)
    AA11645397
  • 本文言語コード
    JPN
  • ISSN
    0913-5685
  • NDL 記事登録ID
    025982266
  • NDL 請求記号
    Z16-940
  • データ提供元
    NDL  NII-ELS 
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