新たな同期アルゴリズムを用いた0.5V動作フィルタレスデジタルPLL回路の設計と評価

• 渡辺 晃輔

  山形大学大学院理工学研究科

• 原田 知親

  山形大学大学院理工学研究科

書誌事項

タイトル別名

• A Design and Evaluation of 0.5V Filter-less Digital Phase Locked Loop With A New Clock Synchronization Algorithm
• アラタ ナ ドウキ アルゴリズム オ モチイタ 0.5V ドウサ フィルタレスデジタル PLL カイロ ノ セッケイ ト ヒョウカ

抄録

In this paper, we design and evaluate the 0.5V subthreshold filter-less digital PLL. Under the subthreshold region, it's very difficult for analog type PLL using LPF to operate at 0.5V power supply due to narrow signal voltage range. Thus, we design the filter-less digital PLL circuit using our proposed synchronization algorism. As a result, we succeed synchronization without LPF. Power consumption is 373nW at 1048kHz synchronous operation.

収録刊行物

• 電気学会論文誌Ｃ（電子・情報・システム部門誌）

  電気学会論文誌Ｃ（電子・情報・システム部門誌） 139 (1), 70-75, 2019-01-01

  一般社団法人 電気学会

キーワード

• サブスレッショルド
• DPLL
• 低消費電力
• フィルタレス

詳細情報

• CRID: 1390845713035787136
• NII論文ID: 130007542154
• NII書誌ID: AN10065950
• DOI: 10.1541/ieejeiss.139.70
• ISSN: 13488155
• ISSN: 03854221
• NDL書誌ID: 029440159
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I029440159
• Web Site: https://www.jstage.jst.go.jp/article/ieejeiss/139/1/139_70/_pdf
• 本文言語コード: ja
• データソース種別:
  • JaLC
  • NDL
  • Crossref
  • CiNii Articles
• 抄録ライセンスフラグ: 使用不可