Xeon Phi搭載計算機におけるDMA・MMIO併用型CPU間データ通信機構

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抄録

エクサスケールのスーパコンピュータの実現に向けて,マルチコア・メニーコア混在型計算機において,各 CPU の特性を活かしたタスク配置とタスク連携を低オーバヘッドで実現するためのプログラム実行基盤 「Multiple PVAS」 を提案している.Multiple PVAS は,マルチコア・メニーコア上の各タスクのアドレス空間が単一の仮想アドレス空間を形成する実行モデルであり,双方の CPU で管理する物理メモリに対して Memory Mapped I/O(MMIO) 方式によるデータアクセスをサポートして,異なる CPU 上のタスク同士が協調動作可能な実行基盤を実現している.本研究では、Intel Xeon Phi を搭載するマルチコア・メニーコア混在型計算機において,Multiple PVAS のタスクが利用する MMIO データリードの性能を改善する機構について述べる.

収録刊行物

  • 研究報告システムソフトウェアとオペレーティング・システム(OS)

    研究報告システムソフトウェアとオペレーティング・システム(OS) 2014-OS-130(17), 1-7, 2014-07-21

各種コード

  • NII論文ID(NAID)
    170000084460
  • NII書誌ID(NCID)
    AN10444176
  • 本文言語コード
    JPN
  • 資料種別
    Technical Report
  • データ提供元
    IPSJ 
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