高並列計算機ハードウェア構成法の研究

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著者

    • 石川, 勉, 1947- イシカワ, ツトム

書誌事項

タイトル

高並列計算機ハードウェア構成法の研究

著者名

石川, 勉, 1947-

著者別名

イシカワ, ツトム

学位授与大学

九州大学

取得学位

工学博士

学位授与番号

乙第4821号

学位授与年月日

1990-11-26

注記・抄録

博士論文

目次

  1. 目次 / (0003.jp2)
  2. 第1章 序論 / p1 (0005.jp2)
  3. 1.1 研究の目的 / p1 (0005.jp2)
  4. 1.2 並列計算機研究の歴史 / p2 (0006.jp2)
  5. 1.3 研究の動機と主な成果 / p7 (0008.jp2)
  6. 1.4 本論文の構成 / p10 (0010.jp2)
  7. 第2章 並列計算機の結合方式 / p11 (0010.jp2)
  8. 2.1 結合方式の分類 / p12 (0011.jp2)
  9. 2.2 ネットワーク型結合網の評価パラメータ / p16 (0013.jp2)
  10. 2.3 2次元アレイ結合 / p18 (0014.jp2)
  11. 2.4 ハイパキューブ結合 / p20 (0015.jp2)
  12. 第3章 階層化アレイアーキテクチャ / p22 (0016.jp2)
  13. 3.1 緒言 / p22 (0016.jp2)
  14. 3.2 階層化アレイ構成 / p23 (0016.jp2)
  15. 3.3 PE間通信性能評価 / p25 (0017.jp2)
  16. 3.4 結言 / p35 (0022.jp2)
  17. 第4章 分割バス結合付加型ハイパキューブアーキテクチャ / p36 (0023.jp2)
  18. 4.1 緒言 / p36 (0023.jp2)
  19. 4.2 直径の短縮法 / p37 (0023.jp2)
  20. 4.3 任意のハイパキューブでの直径2の実現法 / p43 (0026.jp2)
  21. 4.4 遠隔PE間通信の通信ルート決定法 / p46 (0028.jp2)
  22. 4.5 放送への応用 / p51 (0030.jp2)
  23. 4.6 評価 / p53 (0031.jp2)
  24. 4.7 結言 / p60 (0035.jp2)
  25. 第5章 高並列計算機の高信頼化に関する一般的考察 / p61 (0035.jp2)
  26. 5.1 緒言 / p61 (0035.jp2)
  27. 5.2 高信頼化の主要課題 / p62 (0036.jp2)
  28. 5.3 基本的冗長構成適用による効果 / p65 (0037.jp2)
  29. 5.4 ネットワーク型並列計算機の診断法 / p71 (0040.jp2)
  30. 5.5 結言 / p74 (0042.jp2)
  31. 第6章 2次元アレイ型のフォールトトレラント構成法 / p75 (0042.jp2)
  32. 6.1 緒言 / p75 (0042.jp2)
  33. 6.2 2次元n+1予備構成 / p76 (0043.jp2)
  34. 6.3 2次元n+1予備によるMTTFの向上 / p78 (0044.jp2)
  35. 6.4 2次元n+1予備のためのPE間結合法と切替え制御法 / p81 (0045.jp2)
  36. 6.5 システム自動再構成法 / p87 (0048.jp2)
  37. 6.6 結言 / p89 (0049.jp2)
  38. 第7章 ハイパキューブのフォールトトレラント構成法 / p90 (0050.jp2)
  39. 7.1 緒言 / p90 (0050.jp2)
  40. 7.2 諸定義 / p92 (0051.jp2)
  41. 7.3 k-FTi次元キューブの構成法 / p95 (0052.jp2)
  42. 7.4 グラフの積によるk-FTキューブの拡大 / p103 (0056.jp2)
  43. 7.5 必要なハードウェア量とMTTFの向上 / p106 (0058.jp2)
  44. 7.6 結言 / p109 (0059.jp2)
  45. 第8章 超高並列計算機向きネットワーク"CCTcube " / p110 (0060.jp2)
  46. 8.1 緒言 / p110 (0060.jp2)
  47. 8.2 CCTcubeの構成 / p111 (0060.jp2)
  48. 8.3 ルーティング法 / p116 (0063.jp2)
  49. 8.4 評価 / p119 (0064.jp2)
  50. 8.5 結言 / p121 (0065.jp2)
  51. 第9章 階層化2次元アレイ計算機のハードウェア設計例 / p122 (0066.jp2)
  52. 9.1 緒言 / p122 (0066.jp2)
  53. 9.2 システム構成 / p124 (0067.jp2)
  54. 9.3 PE間通信法 / p127 (0068.jp2)
  55. 9.4 PE間同期法 / p135 (0072.jp2)
  56. 9.5 フォールトトレラント構成 / p139 (0074.jp2)
  57. 9.6 部分試作機“HAP32/8” / p142 (0076.jp2)
  58. 9.7 結言 / p154 (0082.jp2)
  59. 第10章 結論 / p155 (0082.jp2)
  60. 謝辞 / p160 (0085.jp2)
  61. 文献 / p161 (0085.jp2)
  62. 付録1 / p170 (0090.jp2)
  63. 付録2 / p172 (0091.jp2)
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各種コード

  • NII論文ID(NAID)
    500000073053
  • NII著者ID(NRID)
    • 8000000991765
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000237367
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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