MOS技術による連想メモリLSIの構成法に関する研究 MOS ギジュツ ニヨル レンソウ メモリ LSI ノ コウセイホウ ニ カンスル ケンキュウ

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著者

    • 小倉, 武 オグラ, タケシ

書誌事項

タイトル

MOS技術による連想メモリLSIの構成法に関する研究

タイトル別名

MOS ギジュツ ニヨル レンソウ メモリ LSI ノ コウセイホウ ニ カンスル ケンキュウ

著者名

小倉, 武

著者別名

オグラ, タケシ

学位授与大学

大阪大学

取得学位

工学博士

学位授与番号

乙第5307号

学位授与年月日

1991-02-28

注記・抄録

博士論文

09535

博士(工学)

1991-02-28

大阪大学

14401乙第05307号

目次

  1. 目次 / (0004.jp2)
  2. 第1章 序論 / p1 (0006.jp2)
  3. 1.1 連想メモリの機能・特徴と連想メモリLSI開発の経緯 / p1 (0006.jp2)
  4. 1.2 連想メモリLSI構成法に関する従来の研究経過と本研究の位置付け / p3 (0007.jp2)
  5. 1.3 本研究の目的・課題と主な内容 / p9 (0010.jp2)
  6. 1.4 本論文の構成 / p11 (0011.jp2)
  7. 第2章 一致検索機能をもつ連想メモリセル回路構成法 / p13 (0012.jp2)
  8. 2.1 まえがき / p13 (0012.jp2)
  9. 2.2 MOS連想メモリセル回路の基本構成 / p14 (0013.jp2)
  10. 2.3 全ワード並列書込み可能な連想メモリセル回路構成法 / p16 (0014.jp2)
  11. 2.4 大容量化・高速化が可能な連想メモリセルアレイ構成法 / p22 (0017.jp2)
  12. 2.5 むすび / p27 (0019.jp2)
  13. 第3章 関係検索機能,並列処理機能をもつ連想メモリセルアレイ構成法 / p28 (0020.jp2)
  14. 3.1 まえがき / p28 (0020.jp2)
  15. 3.2 一致検索機能をもつセル回路による関係検索機能,並列処理機能の実現 / p29 (0020.jp2)
  16. 3.3 高機能セル回路による関係検索機能および並列処理機能の実現 / p35 (0023.jp2)
  17. 3.4 関係検索機能構成法の比較 / p39 (0025.jp2)
  18. 3.5 むすび / p41 (0026.jp2)
  19. 第4章 連想メモリLSIプロセッサ機能構成法 / p42 (0027.jp2)
  20. 4.1 まえがき / p42 (0027.jp2)
  21. 4.2 連想メモリLSIの全体構成法 / p43 (0027.jp2)
  22. 4.3 複数選択分離機能の構成法 / p46 (0029.jp2)
  23. 4.4 ガーベージコレクション機能とその構成法 / p49 (0030.jp2)
  24. 4.5 欠陥救済機能の構成法 / p51 (0031.jp2)
  25. 4.6 むすび / p53 (0033.jp2)
  26. 第5章 連想メモリLSIのチップアレイ構成法 / p55 (0033.jp2)
  27. 5.1 まえがき / p55 (0033.jp2)
  28. 5.2 ビット数を拡張する連想メモリLSIのチップアレイ構成法 / p56 (0034.jp2)
  29. 5.3 ワード数を拡張する連想メモリLSIのチップアレイ構成法 / p60 (0036.jp2)
  30. 5.4 むすび / p62 (0037.jp2)
  31. 第6章 連想メモリLSIの試作 / p63 (0037.jp2)
  32. 6.1 まえがき / p63 (0037.jp2)
  33. 6.2 4Kビット連想メモリLSIの試作 / p65 (0038.jp2)
  34. 6.3 20Kビット連想メモリLSIの試作 / p69 (0040.jp2)
  35. 6.4 むすび / p74 (0043.jp2)
  36. 第7章 連想メモリLSIの装置応用技術 / p75 (0043.jp2)
  37. 7.1 まえがき / p75 (0043.jp2)
  38. 7.2 連想メモリ装置構成法 / p76 (0044.jp2)
  39. 7.3 Prologマシンへの連想メモリ装置適用技術 / p79 (0045.jp2)
  40. 7.4 むすび / p82 (0047.jp2)
  41. 第8章 連想メモリLSIの装置応用 / p83 (0047.jp2)
  42. 8.1 まえがき / p83 (0047.jp2)
  43. 8.2 4Kビット連想メモリLSIを用いたPrologマシン / p83 (0047.jp2)
  44. 8.3 むすび / p90 (0051.jp2)
  45. 第9章 連想メモリLSI開発に関する今後の課題 / p91 (0051.jp2)
  46. 9.1 まえがき / p91 (0051.jp2)
  47. 9.2 連想メモリLSIのコスト見通し / p91 (0051.jp2)
  48. 9.3 今後の課題 / p93 (0052.jp2)
  49. 9.4 むすび / p96 (0054.jp2)
  50. 第10章 結論 / p97 (0054.jp2)
  51. 謝辞 / p100 (0056.jp2)
  52. 本研究に関する発表文献 / p102 (0057.jp2)
  53. 参考文献 / p107 (0059.jp2)
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各種コード

  • NII論文ID(NAID)
    500000075904
  • NII著者ID(NRID)
    • 8000000076105
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000240218
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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