VLSIメモリに対するテストの高精度化および効率化に関する研究
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Bibliographic Information
- Title
-
VLSIメモリに対するテストの高精度化および効率化に関する研究
- Author
-
西村, 安正
- Author(Another name)
-
ニシムラ, ヤスマサ
- University
-
大阪大学
- Types of degree
-
工学博士
- Grant ID
-
乙第5445号
- Degree year
-
1991-06-12
Note and Description
博士論文
Table of Contents
- 目次 / p4 (0005.jp2)
- 第1章 序論 / p1 (0007.jp2)
- 1.1 関連分野の歴史的背景 / p1 (0007.jp2)
- 1.2 本研究の目的 / p5 (0009.jp2)
- 1.3 本研究の内容 / p7 (0010.jp2)
- 第2章 超高速ECL RAMのアクセス時間測定法 / p10 (0013.jp2)
- 2.1 序 / p10 (0013.jp2)
- 2.2 タイミング補償補助デバイス / p11 (0014.jp2)
- 2.3 タイミング補償方法 / p12 (0014.jp2)
- 2.4 TCDに適合したタイミング補償サブシステム / p19 (0018.jp2)
- 2.5 結言 / p20 (0018.jp2)
- 第3章 高速NOSスタティックRAN(SRAM)のチップセレクト(CS)アクセス時間測定法 / p22 (0020.jp2)
- 3.1 序 / p22 (0020.jp2)
- 3.2 SRAMのCSアクセス時間 / p23 (0021.jp2)
- 3.3 測定のための伝送回路検討 / p25 (0022.jp2)
- 3.4 入力信号と出力データ校正方法 / p27 (0023.jp2)
- 3.5 CSアクセス時間測定方法 / p31 (0025.jp2)
- 3.6 結言 / p32 (0025.jp2)
- 第4章 高速MOS SRAMのアドレスアクセス時間測定法 / p34 (0027.jp2)
- 4.1 序 / p34 (0027.jp2)
- 4.2 高速MOS SRAMのアドレスアクセス時間 / p35 (0028.jp2)
- 4.3 アドレス信号補正方法 / p36 (0028.jp2)
- 4.4 アドレスアクセス時間測定方法 / p41 (0031.jp2)
- 4.5 結言 / p43 (0032.jp2)
- 第5章 大容量ダイナミックRAM(DRAM)のテスト時間短縮手法 / p45 (0034.jp2)
- 5.1 序 / p45 (0034.jp2)
- 5.2 テスト時間短縮のためのオンチップマルチビットテストモード / p46 (0035.jp2)
- 5.3 結言 / p55 (0039.jp2)
- 第6章 マルチビットテスト(MBT)付大容量DRAMの冗長テスト方法 / p57 (0041.jp2)
- 6.1 序 / p57 (0041.jp2)
- 6.2 1MビットDRAMの冗長テスト方法 / p58 (0042.jp2)
- 6.3 実験結果と考察 / p63 (0044.jp2)
- 6.4 結言 / p67 (0046.jp2)
- 第7章 多様化するVLSIメモリの評価用試験プログラムのプログラミング手法 / p70 (0049.jp2)
- 7.1 序 / p70 (0049.jp2)
- 7.2 VLSIメモリ評価用試験プログラムの問題点 / p71 (0050.jp2)
- 7.3 評価用試験プログラムのプログラミング手法 / p72 (0050.jp2)
- 7.4 VLSIメモリ評価への適用 / p80 (0054.jp2)
- 7.5 結言 / p81 (0055.jp2)
- 第8章 VLSIメモリへの工学的応用 / p83 (0057.jp2)
- 8.1 序 / p83 (0057.jp2)
- 8.2 高速MOS SRAMのCSアクセス時間測定結果と考察 / p84 (0058.jp2)
- 8.3 高速MOS SRAMのアドレスアクセス時間測定結果と考察 / p89 (0060.jp2)
- 8.4 結言 / p93 (0062.jp2)
- 第9章 結論 / p95 (0064.jp2)
- 謝辞 / p99 (0066.jp2)
- 研究業績目録 / p100 (0067.jp2)
