並列テスト生成に関する研究
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著者
書誌事項
- タイトル
-
並列テスト生成に関する研究
- 著者名
-
蓑原, 隆, 1962-
- 著者別名
-
ミノハラ, タカシ
- 学位授与大学
-
東京工業大学
- 取得学位
-
工学博士
- 学位授与番号
-
甲第2294号
- 学位授与年月日
-
1991-03-26
注記・抄録
博士論文
目次
- 論文目録 / (0002.jp2)
- 目次 / p1 (0004.jp2)
- 1 序論 / p8 (0011.jp2)
- 1.1 本研究の背景と目的 / p8 (0011.jp2)
- 1.2 従来の研究の概要 / p9 (0012.jp2)
- 1.3 本研究の意義 / p10 (0013.jp2)
- 2 諸定義 / p11 (0014.jp2)
- 2.1 対象回路および故障のモデル / p11 (0014.jp2)
- 2.2 並列処理システムのモデル / p14 (0017.jp2)
- 3 並列テスト生成法におけるテスト入力パターンの生成 / p16 (0019.jp2)
- 3.1 テスト入力パターンの生成方法 / p16 (0019.jp2)
- 3.2 含意表の作成方法 / p23 (0026.jp2)
- 3.3 最大多重経路数による含意パターンの縮小 / p26 (0029.jp2)
- 3.4 同一処理結果の共有による処理数の削減 / p29 (0032.jp2)
- 3.5 まとめ / p35 (0038.jp2)
- 4 並列テスト生成法における故障情報の作成 / p36 (0039.jp2)
- 4.1 故障シミュレーションによらない故障辞書の作成 / p36 (0039.jp2)
- 4.2 ファンアウト,再収斂を持つ回路での留意点 / p40 (0043.jp2)
- 4.3 故障情報の定義 / p42 (0045.jp2)
- 4.4 故障情報作成操作 / p43 (0046.jp2)
- 4.5 Fault Collapsingによる故障情報の縮小 / p46 (0049.jp2)
- 4.6 まとめ / p48 (0051.jp2)
- 5 並列テスト生成法におけるテスト集合の縮小 / p49 (0052.jp2)
- 5.1 テスト集合縮小操作 / p50 (0053.jp2)
- 5.2 ファンアウト領域 / p53 (0056.jp2)
- 5.3 テスト候補数の制限 / p56 (0059.jp2)
- 5.4 まとめ / p62 (0065.jp2)
- 6 並列テスト生成法におけるプロセッサ割り当て / p63 (0066.jp2)
- 6.1 プロセッサ割り当てに関する制約条件と割り当ての基本的方針 / p63 (0066.jp2)
- 6.2 ハイパーキューブ結合システムでのプロセッサ割り当て / p66 (0069.jp2)
- 6.3 2次元トーラス結合システムでのプロセッサ割り当て / p71 (0074.jp2)
- 6.4 まとめ / p76 (0079.jp2)
- 7 並列テスト生成法のシミュレーションによる評価 / p77 (0080.jp2)
- 7.1 シミュレーションによる評価の方法 / p77 (0080.jp2)
- 7.2 並列テスト生成評価システム / p82 (0085.jp2)
- 7.3 シミュレーション結果 / p85 (0088.jp2)
- 7.4 まとめ / p103 (0106.jp2)
- 8 結論 / p104 (0107.jp2)
- 8.1 本研究の総括 / p104 (0107.jp2)
- 8.2 今後の課題 / p105 (0108.jp2)
- 謝辞 / p106 (0109.jp2)
- 文献 / p107 (0110.jp2)
- A 回路例11の処理の記録 / p110 (0113.jp2)