誤り訂正機能付き大容量MOSメモリ設計法に関する研究
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Bibliographic Information
- Title
-
誤り訂正機能付き大容量MOSメモリ設計法に関する研究
- Author
-
山田, 順三
- Author(Another name)
-
ヤマダ, ジュンゾウ
- University
-
東京工業大学
- Types of degree
-
工学博士
- Grant ID
-
乙第2090号
- Degree year
-
1990-07-31
Note and Description
博士論文
Table of Contents
- 論文目録 / (0002.jp2)
- 目次 / (0004.jp2)
- 第1章.序論 / p1 (0006.jp2)
- 1.1.本研究の目的 / p1 (0006.jp2)
- 1.2.メモリの技術動向 / p1 (0006.jp2)
- 1.3.大容量化における課題 / p3 (0007.jp2)
- 1.4.オンチップ誤り訂正の意義 / p8 (0010.jp2)
- 1.5.本論文の構成 / p10 (0011.jp2)
- 第2章.誤り訂正機能付きメモリの構成法 / p13 (0012.jp2)
- 2.1.まえがき / p13 (0012.jp2)
- 2.2.符号化方式による誤り訂正 / p13 (0012.jp2)
- 2.3.基本検討用誤り訂正機能付きDRAMの設計 / p26 (0019.jp2)
- 2.4.むすび / p41 (0026.jp2)
- 第3章.水平垂直パリティ方式の多ビット出力メモリへの適用法 / p42 (0027.jp2)
- 3.1. まえがき / p42 (0027.jp2)
- 3.2. 多ビット一括検査1ビット誤り訂正 / p42 (0027.jp2)
- 3.3. 多ビット出力誤り訂正機能付きメモリの構成 / p45 (0028.jp2)
- 3.4. むすび / p50 (0031.jp2)
- 第4章.センス回路の計算機解析 / p52 (0032.jp2)
- 4.1.まえがき / p52 (0032.jp2)
- 4.2.高速過渡解析法 / p52 (0032.jp2)
- 4.3.センス回路の解析 / p61 (0036.jp2)
- 4.4.むすび / p66 (0039.jp2)
- 第5章.4ビット出方訂正機能付き1MbDRAMの設計 / p67 (0039.jp2)
- 5.1.まえがき / p67 (0039.jp2)
- 5.2.基本構成 / p67 (0039.jp2)
- 5.3.誤り訂正回路 / p70 (0041.jp2)
- 5.4.分散配置形センス回路 / p73 (0042.jp2)
- 5.5.詳細設計 / p80 (0046.jp2)
- 5.6.評価 / p85 (0048.jp2)
- 5.7.むすび / p92 (0052.jp2)
- 第6章.高速･小面積オンチップ誤り訂正回路の構成法 / p93 (0052.jp2)
- 6.1.まえがき / p93 (0052.jp2)
- 6.2.セレクタ組込み形誤り訂正回路の構成 / p93 (0052.jp2)
- 6.3.セレクタ組込み形誤り訂正回路の設計 / p101 (0056.jp2)
- 6.4.むすび / p107 (0059.jp2)
- 第7章.オッチップ誤り訂正によるソフトエラー率低減効果と歩留り改善効果 / p108 (0060.jp2)
- 7.1.まえがき / p108 (0060.jp2)
- 7.2.ソフトエラー率低減効果 / p108 (0060.jp2)
- 7.3.歩留り改善効果 / p118 (0065.jp2)
- 7.4.予備ラインを含むセレクタ組込み形誤り訂正回路の構成 / p121 (0066.jp2)
- 7.5.むすび / p124 (0068.jp2)
- 第8章.アルファ線照射実験 / p126 (0069.jp2)
- 8.1.まえがき / p126 (0069.jp2)
- 8.2.誤り訂正機能の試験アルゴリズム / p126 (0069.jp2)
- 8.3.ソフトエラー加速実験法 / p128 (0070.jp2)
- 8.4.アルファ線照射実験 / p130 (0071.jp2)
- 8.5.むすび / p134 (0073.jp2)
- 第9章.結論 / p135 (0073.jp2)
- 謝辞 / p137 (0074.jp2)
- 参考文献 / p138 (0075.jp2)