アナログ・デジタル混在LSI用I[2]Lデバイスに関する研究

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著者

    • 渡部, 知行 ワタナベ, トモユキ

書誌事項

タイトル

アナログ・デジタル混在LSI用I[2]Lデバイスに関する研究

著者名

渡部, 知行

著者別名

ワタナベ, トモユキ

学位授与大学

東京工業大学

取得学位

工学博士

学位授与番号

乙第2108号

学位授与年月日

1990-09-30

注記・抄録

博士論文

目次

  1. 論文目録 / (0002.jp2)
  2. 論文目録 / (0003.jp2)
  3. 論文目録 / (0004.jp2)
  4. 目次 / p1 (0007.jp2)
  5. 第1章 序論 / p1 (0013.jp2)
  6. §1.1 まえがき / p1 (0013.jp2)
  7. §1.2 I²L(Integrated Injection Logic)デバイスの基本構造と動作 / p1 (0013.jp2)
  8. §1.3 アナログ・デジタル混在LSIへの適性 / p3 (0015.jp2)
  9. §1.4 デバイス性能の課題とその解決の意義 / p5 (0017.jp2)
  10. §1.5 本研究の目的および章の構成と相互の関係 / p7 (0019.jp2)
  11. §1.6 あとがき / p8 (0020.jp2)
  12. 参考文献 / p9 (0021.jp2)
  13. 第2章 デバイス構造と性能とに関する解析的検討 / p10 (0022.jp2)
  14. §2.1 まえがき / p10 (0022.jp2)
  15. §2.2 I²Lデバイスの直流電流利得 / p11 (0023.jp2)
  16. 2.2.1 論理動作に必要な実効電流利得β〓〓〓〓 / p11 (0023.jp2)
  17. 2.2.2 n p nトランジスタの逆方向電流利得β₁の近似解析 / p15 (0027.jp2)
  18. 2.2.3 実効電流利得β〓〓〓〓の疑似2次元構造による解析 / p18 (0030.jp2)
  19. §2.3 I²Lデバイスの動作速度 / p20 (0032.jp2)
  20. 2.3.1 クロック周波数finと最小遅延時間tpdminの関係 / p20 (0032.jp2)
  21. 2.3.2 I²Lの最小遅延時間とデバイス構造 / p22 (0034.jp2)
  22. §2.4 アナログn p nトランジスタの耐圧とその決定要因 / p24 (0036.jp2)
  23. 2.4.1 耐圧BVc〓oの検討 / p24 (0036.jp2)
  24. 2.4.2 耐圧BVc〓oの検討 / p29 (0041.jp2)
  25. §2.5 アナログ・デジタル混在LSI実現のための構造上の課題 / p32 (0044.jp2)
  26. §2.6 あとがき / p34 (0046.jp2)
  27. 参考文献 / p35 (0047.jp2)
  28. 第3章 不純物埋込形I²Lデバイスの提案と中耐圧LSIの実現 / p37 (0049.jp2)
  29. §3.1 まえがき / p37 (0049.jp2)
  30. §3.2 不純物埋込形I²Lデバイスの提案とその考え方 / p39 (0051.jp2)
  31. 3.2.1 デバイス構造と設計 / p39 (0051.jp2)
  32. 3.2.2 試作デバイスの電気的特性 / p44 (0056.jp2)
  33. §3.3 あとがき / p50 (0062.jp2)
  34. 参考文献 / p51 (0063.jp2)
  35. 第4章 高耐圧デバイス構造の提案とその実現 / p52 (0064.jp2)
  36. §4.1 まえがき / p52 (0064.jp2)
  37. §4.2 不純物埋込・不純物打込形I²Lデバイスの提案とその手法 / p53 (0065.jp2)
  38. 4.2.1 デバイス構造と設計 / p53 (0065.jp2)
  39. 4.2.2 試作デバイスの電気的特性 / p55 (0067.jp2)
  40. §4.3 二重エピタキシャル形I²Lデバイスの提案とその手法 / p61 (0073.jp2)
  41. 4.3.1 デバイス構造と設計 / p61 (0073.jp2)
  42. 4.3.2 試作デバイスの電気的特性 / p61 (0073.jp2)
  43. §4.4 あとがき / p64 (0076.jp2)
  44. 参考文献 / p66 (0078.jp2)
  45. 第5章 新しい構造による高密度I²Lデバイス / p67 (0079.jp2)
  46. §5.1 まえがき / p67 (0079.jp2)
  47. §5.2 平面寸法縮小に伴うI²Lデバイスの利得低下とその対策 / p67 (0079.jp2)
  48. §5.3 ベース電流成分の解析 / p69 (0081.jp2)
  49. §5.4 高利得デバイス構造の提案 / p71 (0083.jp2)
  50. 5.4.1 デバイス構造と設計 / p71 (0083.jp2)
  51. 5.4.2 試作デバイスの電気的特性 / p72 (0084.jp2)
  52. §5.5 あとがき / p75 (0087.jp2)
  53. 参考文献 / p79 (0091.jp2)
  54. 第6章 I²Lの応用と今後の展望 / p80 (0092.jp2)
  55. §6.1 まえがき / p80 (0092.jp2)
  56. §6.2 本研究の応用例 / p80 (0092.jp2)
  57. 6.2.1 高耐圧制御への応用例 / p80 (0092.jp2)
  58. 6.2.2 高速信号処理への応用例 / p82 (0094.jp2)
  59. §6.3 I²Lデバイスの今後の展望 / p89 (0101.jp2)
  60. §6.4 あとがき / p91 (0103.jp2)
  61. 参考文献 / p92 (0104.jp2)
  62. 第7章 結論 / p94 (0106.jp2)
  63. §7.1 本研究により明らかにされたこと / p94 (0106.jp2)
  64. §7.2 今後に残された問題 / p97 (0109.jp2)
  65. 謝辞 / p99 (0111.jp2)
  66. 付録 I²Lデバイスの直流電流利得の精密解析 / p100 (0112.jp2)
  67. §付録1.1 解析の概要と特徴 / p100 (0112.jp2)
  68. §付録1.2 解析用I²Lデバイスの構造とベース電流成分の定義 / p100 (0112.jp2)
  69. §付録1.3 ベース電流成分と電流利得の計算 / p101 (0113.jp2)
  70. 付1.3.1 不純物濃度と物理定数 / p101 (0113.jp2)
  71. 付1.3.2 各種電流成分の計算モデルと計算方法 / p103 (0115.jp2)
  72. 参考文献 / p118 (0130.jp2)
  73. 発表文献 / p119 (0131.jp2)
  74. (1) 本研究に関する発表論文 / p119 (0131.jp2)
  75. (2) 本研究に関する講演等 / p122 (0134.jp2)
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各種コード

  • NII論文ID(NAID)
    500000078095
  • NII著者ID(NRID)
    • 8000000078299
  • DOI(NDL)
  • NDL書誌ID
    • 000000242409
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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