微細MOSFET構造の高性能化およびその物理現象に関する研究

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著者

    • 水野, 智久 ミズノ, トモヒサ

書誌事項

タイトル

微細MOSFET構造の高性能化およびその物理現象に関する研究

著者名

水野, 智久

著者別名

ミズノ, トモヒサ

学位授与大学

名古屋大学

取得学位

工学博士

学位授与番号

乙第3987号

学位授与年月日

1991-06-06

注記・抄録

博士論文

目次

  1. 目次 / p2 (0005.jp2)
  2. 略語一覧 / p5 (0006.jp2)
  3. 概論 / p1 (0007.jp2)
  4. 第1章 序論 / p3 (0008.jp2)
  5. §1-1 はじめに / p3 (0008.jp2)
  6. §1-2 DRAMにおける高集積化の問題点 / p3 (0008.jp2)
  7. §1-3 MOSFETの微細化の問題点(ホットキャリア効果) / p5 (0009.jp2)
  8. §1-4 MOSFETの高性能化に対する性能限界 / p9 (0011.jp2)
  9. §1-5 各種改良MOSFET構造 / p13 (0013.jp2)
  10. §1-6 MOSFET特性の数値計算による解析法 / p15 (0014.jp2)
  11. §1-7 本研究の目的 / p16 (0015.jp2)
  12. §1-8 本論文の構成 / p17 (0015.jp2)
  13. 第2章 NMOSFETにおけるソース・ドレイン拡散層構造の改良 / p23 (0018.jp2)
  14. §2-1 はじめに / p23 (0018.jp2)
  15. §2-2 非対称LDD構造MOSFETの製作 / p24 (0019.jp2)
  16. §2-3 駆動能力に対するLDDn¯イオン注入角度依存性 / p25 (0019.jp2)
  17. §2-4 駆動能力モデル / p25 (0019.jp2)
  18. §2-5 ホットキャリア効果とn¯イオン注入角度θとの関係 / p30 (0022.jp2)
  19. §2-6 LDDn¯領域の最適構造 / p33 (0023.jp2)
  20. §2-7 まとめ / p34 (0024.jp2)
  21. 第3章 PMOSFETにおけるソース・ドレイン拡散層構造の改良 / p47 (0030.jp2)
  22. §3-1 はじめに / p47 (0030.jp2)
  23. §3-2 オフセット型PMOSFETの製作 / p47 (0030.jp2)
  24. §3-3 ソースおよびドレイン電極付近におけるホットキャリア現象 / p48 (0031.jp2)
  25. §3-4 ソースおよびドレイン領域における信頼性劣化 / p50 (0032.jp2)
  26. §3-5 LDD構造によるホットキャリア効果の抑制 / p53 (0033.jp2)
  27. §3-6 まとめ / p54 (0034.jp2)
  28. 第4章 高誘電体LDDスペーサ構造(HLDD)によるMOSFETの高性能化 / p63 (0038.jp2)
  29. §4-1 はじめに / p63 (0038.jp2)
  30. §4-2 高誘電体LDDスペーサ構造(HLDD)の製作 / p64 (0039.jp2)
  31. §4-3 GF効果によるインパクトイオン化率の低減化 / p65 (0039.jp2)
  32. §4-4 GF効果による高駆動能力化 / p66 (0040.jp2)
  33. §4-5 HLDD構造によるホットキャリア効果の抑制 / p69 (0041.jp2)
  34. §4-6 GF効果によるLDD構造MOSFETの性能限界の緩和 / p71 (0042.jp2)
  35. §4-7 HLDD構造による高集積化 / p72 (0043.jp2)
  36. §4-8 まとめ / p74 (0044.jp2)
  37. 第5章 Si₃N₄/SiO₂複合膜LDDスペーサ構造によるホットキャリア効果の抑制 / p92 (0053.jp2)
  38. §5-1 はじめに / p92 (0053.jp2)
  39. §5-2 Si₃N₄/SiO₂-LDDスペーサ構造(ONLDD構造)の製作 / p92 (0053.jp2)
  40. §5-3 ONLDD構造におけるホットキャリア効果 / p93 (0053.jp2)
  41. §5-4 DCストレス試験後の電流回復現象 / p96 (0055.jp2)
  42. §5-5 界面準位の生成機構 / p98 (0056.jp2)
  43. §5-6 LDD微細MOSFETの最適構造 / p101 (0057.jp2)
  44. §5-7 まとめ / p102 (0058.jp2)
  45. 第6章 トレンチ・二重ゲート電極構造(TDMOS)によるMOSFETの高性能化 / p114 (0065.jp2)
  46. §6-1 はじめに / p114 (0065.jp2)
  47. §6-2 TDMOS構造の製作 / p115 (0065.jp2)
  48. §6-3 TDMOS構造における高駆動能力 / p116 (0066.jp2)
  49. §6-4 高駆動能力の機構 / p117 (0066.jp2)
  50. §6-5 TDMOSにおける高信頼性 / p120 (0068.jp2)
  51. §6-6 チャネルの空乏層電荷の低減化にともなうその他の利点 / p121 (0068.jp2)
  52. §6-7 TDMOSのデバイス応用例 / p123 (0069.jp2)
  53. §6-8 まとめ / p124 (0070.jp2)
  54. 第7章 結論 / p137 (0076.jp2)
  55. 参考文献 / p140 (0078.jp2)
  56. 主論文リスト / p148 (0082.jp2)
  57. 副論文リスト / p150 (0083.jp2)
  58. 国際学会発表リスト / p151 (0083.jp2)
  59. 国内学会発表リスト / p152 (0084.jp2)
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各種コード

  • NII論文ID(NAID)
    500000079927
  • NII著者ID(NRID)
    • 8000000080132
  • DOI(NDL)
  • NDL書誌ID
    • 000000244241
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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