可変しきい値型ジョセフソンメモリの研究

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著者

    • 黒沢, 格 クロサワ, イタル

書誌事項

タイトル

可変しきい値型ジョセフソンメモリの研究

著者名

黒沢, 格

著者別名

クロサワ, イタル

学位授与大学

東京大学

取得学位

工学博士

学位授与番号

乙第10121号

学位授与年月日

1991-03-15

注記・抄録

博士論文

目次

  1. 目次 / (0003.jp2)
  2. 第1章 序論 / p1 (0005.jp2)
  3. 1.1 本研究の背景 / p1 (0005.jp2)
  4. 1.2 本研究の目的 / p7 (0011.jp2)
  5. 1.3 本論文の構成 / p9 (0013.jp2)
  6. 本研究に関連する発表論文 / p15 (0019.jp2)
  7. 第2章 可変しきい値型ジョセフソンメモリの原理と特徴 / p18 (0022.jp2)
  8. 2.1 序 / p18 (0022.jp2)
  9. 2.2 従来のジョセフソンメモリセルの問題点 / p18 (0022.jp2)
  10. 2.3 新しいメモリセル構造-可変しきい値型メモリセル-の提案とその原理 / p23 (0027.jp2)
  11. 2.4 ビット線の構成 / p36 (0040.jp2)
  12. 2.5 結言 / p41 (0045.jp2)
  13. 第3章 可変しきい値型メモリセルおよびビット線の試作と動作実験 / p45 (0049.jp2)
  14. 3.1 序 / p45 (0049.jp2)
  15. 3.2 メモリセルの設計 / p45 (0049.jp2)
  16. 3.3 ビット線の設計 / p59 (0063.jp2)
  17. 3.4 ジョセフソン集積回路作製プロセス / p64 (0068.jp2)
  18. 3.5 実験結果と検討 / p71 (0075.jp2)
  19. 3.6 結言 / p85 (0089.jp2)
  20. 第4章 1kビットジョセフソンRAMの試作による可変しきい値型メモリの集積化の検証 / p89 (0093.jp2)
  21. 4.1 序 / p89 (0093.jp2)
  22. 4.2 RAMチップの設計 / p90 (0094.jp2)
  23. 4.3 RAMチップの作製プロセス / p101 (0105.jp2)
  24. 4.4 実験結果 / p107 (0111.jp2)
  25. 4.5 実験結果の検討 / p116 (0120.jp2)
  26. 4.6 結言 / p119 (0123.jp2)
  27. 第5章 結論 / p123 (0127.jp2)
  28. 5.1 本研究の成果 / p123 (0127.jp2)
  29. 5.2 今後の展望と課題 / p125 (0129.jp2)
  30. 謝辞 / p127 (0131.jp2)
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各種コード

  • NII論文ID(NAID)
    500000083448
  • NII著者ID(NRID)
    • 8000000083658
  • DOI(NDL)
  • NDL書誌ID
    • 000000247762
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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