確率的最適化アルゴリズムの開発とLSIレイアウト設計への応用 カクリツテキ サイテキカ アルゴリズム ノ カイハツ ト LSI レイアウト セッケイ エ ノ オウヨウ

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著者

    • 小圷, 成一 コアクツ, セイイチ

書誌事項

タイトル

確率的最適化アルゴリズムの開発とLSIレイアウト設計への応用

タイトル別名

カクリツテキ サイテキカ アルゴリズム ノ カイハツ ト LSI レイアウト セッケイ エ ノ オウヨウ

著者名

小圷, 成一

著者別名

コアクツ, セイイチ

学位授与大学

千葉大学

取得学位

工学博士

学位授与番号

甲第919号

学位授与年月日

1992-03-25

注記・抄録

博士論文

千大院自博甲第工15号

目次

  1. 目次 / (0006.jp2)
  2. 概要 / (0003.jp2)
  3. 1 まえがき / p1 (0008.jp2)
  4. 2 組合せ最適化問題 / p5 (0012.jp2)
  5. 2.1 最適化問題の定式化 / p5 (0012.jp2)
  6. 2.2 シミュレーテッドアニーリング法 / p6 (0013.jp2)
  7. 2.3 遺伝的アルゴリズム / p10 (0017.jp2)
  8. 3 遺伝的要素を取り入れた改良型アニーリング法 / p14 (0021.jp2)
  9. 3.1 従来のシミュレーテッドアニーリング法の問題点 / p14 (0021.jp2)
  10. 3.2 状態系列の多重化,および状態系列の選択処理 / p15 (0022.jp2)
  11. 3.3 改良型アニーリング法のアルゴリズム / p20 (0027.jp2)
  12. 3.4 改良型アニーリング法の特徴 / p23 (0030.jp2)
  13. 4 改良型アニーリング法の並列処理 / p25 (0032.jp2)
  14. 4.1 並列処理導入時の問題点 / p25 (0032.jp2)
  15. 4.2 並列処理システムの概要 / p26 (0033.jp2)
  16. 4.3 改良型アニーリング法の並列処理化 / p28 (0035.jp2)
  17. 4.4 階層化状態系列選択処理によるデータ通信時間の短縮 / p31 (0038.jp2)
  18. 5 レイアウト設計への応用例 / p34 (0041.jp2)
  19. 5.1 改良型アニーリング法によるブロック配置 / p34 (0041.jp2)
  20. 5.2 改良型アニーリング法によるブロック配置の並列処理 / p45 (0052.jp2)
  21. 5.3 遺伝的状態生成処理を取り入れた改良型アニーリング法のフロアプランへの応用 / p49 (0056.jp2)
  22. 6 むすび / p60 (0067.jp2)
  23. 謝辞 / p62 (0069.jp2)
  24. 参考文献 / p63 (0070.jp2)
  25. 著者関連論文リスト / p66 (0073.jp2)
  26. 付録 / p69 (0076.jp2)
  27. 空き領域に基づくアニーリング法のブロック配置問題への適用 / p982 (0083.jp2)
1アクセス

各種コード

  • NII論文ID(NAID)
    500000084120
  • NII著者ID(NRID)
    • 8000000084330
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000248434
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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