Single chip signal processor development and its application to an ADPCM codec 単一チップシグナルプロセッサとそのADPCM符号器への応用

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著者

    • 西谷, 隆夫 ニシタニ, タカオ

書誌事項

タイトル

Single chip signal processor development and its application to an ADPCM codec

タイトル別名

単一チップシグナルプロセッサとそのADPCM符号器への応用

著者名

西谷, 隆夫

著者別名

ニシタニ, タカオ

学位授与大学

大阪大学

取得学位

工学博士

学位授与番号

乙第5647号

学位授与年月日

1992-02-25

注記・抄録

博士論文

10056

博士(工学)

1992-02-25

大阪大学

14401乙第05647号

目次

  1. CONTENTS / p1 (0003.jp2)
  2. Summary / p1 (0005.jp2)
  3. Chapter1.Introduction / p4 (0007.jp2)
  4. 1.1 Research Background / p4 (0007.jp2)
  5. 1.2 Research Activities / p11 (0010.jp2)
  6. Chapter2.The Duo-Multiplication / p17 (0013.jp2)
  7. 2.1 Introduction / p17 (0013.jp2)
  8. 2.2 Conventional Multiplication Procedure / p18 (0014.jp2)
  9. 2.3 Binary Signed Digit Representation / p20 (0015.jp2)
  10. 2.4 Duo-Multiplication Algorithm / p22 (0016.jp2)
  11. 2.5 Duo-Multiplication Coefficient Generation Procedure / p27 (0018.jp2)
  12. 2.6 Comments on Coefficient Word Length / p32 (0021.jp2)
  13. 2.7 Microprocessor Application / p34 (0022.jp2)
  14. 2.8 Conclusion / p38 (0024.jp2)
  15. Chapter3.Single-chip Signal Processor Development / p40 (0025.jp2)
  16. 3.1 Introduction / p40 (0025.jp2)
  17. 3.2 Signal Processor Design Concept / p41 (0025.jp2)
  18. 3.3 Architecture / p45 (0027.jp2)
  19. 3.4 Microinstructions / p59 (0034.jp2)
  20. 3.5 Software Examples on Digital Filters / p65 (0037.jp2)
  21. 3.6 Chip Implementation / p79 (0044.jp2)
  22. 3.7 Conclusion / p79 (0044.jp2)
  23. Chapter4 Signal Processor ADPCM Codec / p80 (0045.jp2)
  24. 4.1 Introduction / p80 (0045.jp2)
  25. 4.2 A Robust Predictor ADPCM / p82 (0046.jp2)
  26. 4.3 Tandem Transcoding without Distortion Accumulation / p97 (0053.jp2)
  27. 4.4 CCITT Standard ADPCM LSI Codec / p123 (0066.jp2)
  28. 4.5 Conclusion / p143 (0076.jp2)
  29. Chapter5 A 32 bit Floating Point Signal Processor / p145 (0077.jp2)
  30. 5.1 Introduction / p145 (0077.jp2)
  31. 5.2 Design Concept / p146 (0078.jp2)
  32. 5.3 Overall Architecture / p147 (0078.jp2)
  33. 5.4 Arithmetic Operation Unit / p149 (0079.jp2)
  34. 5.5 Address Generator / p157 (0083.jp2)
  35. 5.6 Processor Performance / p164 (0087.jp2)
  36. 5.7 Conclusion / p166 (0088.jp2)
  37. Chapter6 A Parallel Video Signal Processor / p169 (0089.jp2)
  38. 6.1 Introduction / p169 (0089.jp2)
  39. 6.2 Motion Picture Encoding Functions / p170 (0090.jp2)
  40. 6.3 VSP Parallel Processor Architecture / p175 (0092.jp2)
  41. 6.4 Custom LSIs for VSPM Implementation / p182 (0096.jp2)
  42. 6.5 Experimental System and Applications / p184 (0097.jp2)
  43. 6.6 Conclusion / p190 (0100.jp2)
  44. Conclusion / p191 (0100.jp2)
  45. Acknowledgment / p194 (0102.jp2)
  46. References / p196 (0103.jp2)
  47. Published Papers for Each Chapter / p201 (0105.jp2)
  48. Appendix I Booth's Multiplication Algorithm / p207 (0108.jp2)
  49. Appendix II Infinite Expansion of an ALL Pole Transfer Function / p209 (0109.jp2)
  50. Appendix III Sequentially Adaptive Algorithm / p211 (0110.jp2)
  51. Appendix IV Adaptive Pole Position Control on 32 kbps CCITT ADPCM / p215 (0112.jp2)
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各種コード

  • NII論文ID(NAID)
    500000084497
  • NII著者ID(NRID)
    • 8000000084709
  • DOI(NDL)
  • NDL書誌ID
    • 000000248811
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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