ASICにおけるLSIの高性能化に関する研究
この論文にアクセスする
この論文をさがす
著者
書誌事項
- タイトル
-
ASICにおけるLSIの高性能化に関する研究
- 著者名
-
西尾, 洋二
- 著者別名
-
ニシオ, ヨウジ
- 学位授与大学
-
名古屋大学
- 取得学位
-
工学博士
- 学位授与番号
-
乙第4160号
- 学位授与年月日
-
1992-03-25
注記・抄録
博士論文
名古屋大学博士学位論文 学位の種類:工学博士 (論文) 学位授与年月日:平成4年3月25日
目次
- 目次 / (0004.jp2)
- 第1章 緒言 / p1 (0007.jp2)
- 1.1 研究の背景 / p1 (0007.jp2)
- 1.2 研究の目的 / p1 (0007.jp2)
- 1.3 論文の構成 / p2 (0008.jp2)
- <参考文献> / p4 (0009.jp2)
- 第2章 CMOSゲートアレーの開発に関する研究 / p5 (0010.jp2)
- 2.1 はじめに / p5 (0010.jp2)
- 2.2 ゲートアレーの目標仕様 / p5 (0010.jp2)
- 2.3 ゲートアレーに採用するプロセス技術の検討 / p7 (0011.jp2)
- 2.4 マスタチップの方式検討 / p12 (0014.jp2)
- 2.5 マスタチップのデバイス設計 / p18 (0017.jp2)
- 2.6 マスタチップの設計と評価 / p24 (0020.jp2)
- 2.7 DAシステム / p28 (0022.jp2)
- 2.8 むすび / p30 (0023.jp2)
- <参考文献> / p31 (0023.jp2)
- 第3章 CMOSゲートアレーの高性能化に関する研究 / p32 (0025.jp2)
- 3.1 はじめに / p32 (0025.jp2)
- 3.2 SOI技術応用上の問題点とその検討 / p32 (0025.jp2)
- 3.3 SOIとバルクの比較 / p43 (0031.jp2)
- 3.4 SOI技術の応用に関するまとめ / p49 (0034.jp2)
- 3.5 BiCMOS技術の概要 / p50 (0034.jp2)
- 3.6 BiCMOS回路のセル設計手法 / p50 (0034.jp2)
- 3.7 BiCMOSゲート遅延時間のデバイスパラメータおよび動作条件依存性 / p55 (0037.jp2)
- 3.8 BiCMOS技術の応用に関するまとめ / p62 (0040.jp2)
- 3.9 むすび / p63 (0041.jp2)
- <参考文献> / p63 (0041.jp2)
- 第4章 プレーン型BiCMOSゲートアレーの開発に関する研究 / p65 (0043.jp2)
- 4.1 はじめに / p65 (0043.jp2)
- 4.2 製造技術 / p66 (0044.jp2)
- 4.3 設計技術 / p67 (0044.jp2)
- 4.4 応用 / p74 (0048.jp2)
- 4.5 むすび / p76 (0049.jp2)
- <参考文献> / p77 (0049.jp2)
- 第5章 BiCMOSゲートアレーの高機能化に関する研究 / p78 (0051.jp2)
- 5.1 はじめに / p78 (0051.jp2)
- 5.2 高機能型ゲートアレーの全体構成と仕様 / p78 (0051.jp2)
- 5.3 内部回路に関する検討 / p82 (0053.jp2)
- 5.4 入出力回路に関する検討 / p88 (0056.jp2)
- 5.5 内蔵RAMに関する検討 / p90 (0057.jp2)
- 5.6 むすび / p93 (0059.jp2)
- <参考文献> / p94 (0059.jp2)
- 第6章 全面敷き詰め型BiCMOS/CMOS混在ゲートアレーの開発に関する研究 / p96 (0061.jp2)
- 6.1 はじめに / p96 (0061.jp2)
- 6.2 内部回路に関する考察 / p96 (0061.jp2)
- 6.3 実装効率を考慮した基本セル設計 / p98 (0062.jp2)
- 6.4 全面敷き詰め型のチップ構成 / p103 (0065.jp2)
- 6.5 デバイスおよびゲート回路特性 / p106 (0066.jp2)
- 6.6 むすび / p107 (0067.jp2)
- <参考文献> / p108 (0067.jp2)
- 第7章 総括 / p110 (0069.jp2)
- 謝辞 / p116 (0073.jp2)
- 研究業績 / p117 (0075.jp2)