高速周波数シンセサイザおよび逓倍型ディジタル位相同期ループ

Access this Article

Search this Article

Author

    • 朴, 徳圭 バク, トクキュウ

Bibliographic Information

Title

高速周波数シンセサイザおよび逓倍型ディジタル位相同期ループ

Author

朴, 徳圭

Author(Another name)

バク, トクキュウ

University

慶應義塾大学

Types of degree

工学博士

Grant ID

甲第1175号

Degree year

1992-06-03

Note and Description

博士論文

Table of Contents

  1. 論文目録 / (0001.jp2)
  2. 目次 / p1 (0005.jp2)
  3. はじめに / p1 (0007.jp2)
  4. 第1編 位相同期ループを用いた高速引き込み周波数シンセサイザ / p2 (0008.jp2)
  5. あらまし / p3 (0009.jp2)
  6. 1 序論 / p5 (0011.jp2)
  7. 1.1 PLLの歴史と基本動作 / p5 (0011.jp2)
  8. 1.2 周波数シンセサイザ / p8 (0014.jp2)
  9. 1.3 本研究の目的と概要 / p15 (0021.jp2)
  10. 2 従来のPLL周波数シンセサイザ / p17 (0023.jp2)
  11. 2.1 構成 / p17 (0023.jp2)
  12. 2.2 周波数応答特性 / p20 (0026.jp2)
  13. 3 提案するPLL周波数シンセサイザ / p23 (0029.jp2)
  14. 3.1 系の構成 / p23 (0029.jp2)
  15. 3.2 系の動作原理 / p25 (0031.jp2)
  16. 3.3 切り換え動作 / p33 (0039.jp2)
  17. 3.4 提案するシンセサイザの周波数応答特性 / p33 (0039.jp2)
  18. 4 実験 / p35 (0041.jp2)
  19. 5 むすび / p48 (0054.jp2)
  20. 参考文献 / p49 (0055.jp2)
  21. 付録 / p53 (0059.jp2)
  22. 第2編 パルス間隔が一定な周波数逓倍型高速ディジタル位相同期ループ / p63 (0069.jp2)
  23. あらまし / p64 (0070.jp2)
  24. 1 序論 / p65 (0071.jp2)
  25. 1.1 ディジタルPLL(DPLL)の歴史 / p65 (0071.jp2)
  26. 1.2 ディジタルPLLの分類と逓倍の問題点 / p67 (0073.jp2)
  27. 1.3 本研究の目的と概要 / p69 (0075.jp2)
  28. 2 従来のディジタルPLL / p71 (0077.jp2)
  29. 2.1 1/N分周用のU/Dカウンタを用いたDPLL / p71 (0077.jp2)
  30. 2.2 1/K分周用のU/Dカウンタを用いたDPLL / p75 (0081.jp2)
  31. 3 提案するDPLL / p79 (0085.jp2)
  32. 3.1 系の構成 / p79 (0085.jp2)
  33. 3.2 提案するDPLLの定常状態特性 / p87 (0093.jp2)
  34. 4 ジッタ抑圧特性 / p97 (0103.jp2)
  35. 5 むすび / p101 (0107.jp2)
  36. 参考文献 / p102 (0108.jp2)
  37. 全体のまとめ / p104 (0110.jp2)
  38. 謝辞 / p106 (0112.jp2)
  39. 論文目録 / p107 (0113.jp2)
2access

Codes

  • NII Article ID (NAID)
    500000091262
  • NII Author ID (NRID)
    • 8000000091486
  • DOI(NDL)
  • NDLBibID
    • 000000255576
  • Source
    • NDL ONLINE
    • NDL Digital Collections

Export

Page Top