冗長2進演算のアルゴリズムと高速プロセッサの実現に関する研究

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著者

    • 國信, 茂郎 クニノブ, シゲオ

書誌事項

タイトル

冗長2進演算のアルゴリズムと高速プロセッサの実現に関する研究

著者名

國信, 茂郎

著者別名

クニノブ, シゲオ

学位授与大学

京都大学

取得学位

博士 (工学)

学位授与番号

乙第8067号

学位授与年月日

1993-01-23

注記・抄録

博士論文

目次

  1. 目次 / p1 (0005.jp2)
  2. 第1章 序論 / p1 (0007.jp2)
  3. 1.1 演算アルゴリズムの現状と応用 / p1 (0007.jp2)
  4. 1.2 本研究の構成と意義 / p3 (0008.jp2)
  5. 第2章 冗長2進演算アルゴリズム / p7 (0010.jp2)
  6. 2.1 はじめに / p7 (0010.jp2)
  7. 2.2 加算器の構成 / p8 (0011.jp2)
  8. 2.3 冗長2進数表現 / p15 (0014.jp2)
  9. 2.4 冗長2進加算器の簡略化 / p18 (0016.jp2)
  10. 2.5 結論 / p23 (0018.jp2)
  11. 第3章 乗算器 / p27 (0020.jp2)
  12. 3.1 はじめに / p27 (0020.jp2)
  13. 3.2 乗算器の高速化手法 / p28 (0021.jp2)
  14. 3.3 冗長2進乗算器 / p33 (0023.jp2)
  15. 3.4 結論 / p43 (0028.jp2)
  16. 第4章 除算器 / p47 (0030.jp2)
  17. 4.1 はじめに / p47 (0030.jp2)
  18. 4.2 減算シフト型除算器の構成 / p48 (0031.jp2)
  19. 4.3 冗長2進減算シフト型除算器の構成 / p52 (0033.jp2)
  20. 4.4 乗算型除算器の構成 / p61 (0037.jp2)
  21. 4.5 冗長2進乗算型除算器の構成 / p66 (0040.jp2)
  22. 4.6 結論 / p69 (0041.jp2)
  23. 第5章 32ビット浮動小数点プロセッサ / p73 (0043.jp2)
  24. 5.1 はじめに / p73 (0043.jp2)
  25. 5.2 浮動小数点演算 / p75 (0044.jp2)
  26. 5.3 32ビット浮動小数点プロセッサの命令フォーマット、およびIEEE754用データ形式 / p78 (0046.jp2)
  27. 5.4 32ビット浮動小数点プロセッサの特長 / p80 (0047.jp2)
  28. 5.5 32ビット浮動小数点プロセッサの構成 / p82 (0048.jp2)
  29. 5.6 性能評価 / p89 (0051.jp2)
  30. 5.7 結論 / p91 (0052.jp2)
  31. 第6章 64ビット・マイクロプロセッサ / p93 (0053.jp2)
  32. 6.1 はじめに / p93 (0053.jp2)
  33. 6.2 SPARCアーキテクチャの概要 / p97 (0055.jp2)
  34. 6.3 マイクロプロセッサの性能向上への浮動小数点演算の寄与 / p101 (0057.jp2)
  35. 6.4 64ビット・マイクロプロセッサの特長、および構成 / p103 (0058.jp2)
  36. 6.5 64ビット浮動小数点演算装置の特長、および構成 / p108 (0061.jp2)
  37. 6.6 64ビット・マイクロプロセッサの設計 / p111 (0062.jp2)
  38. 6.7 性能評価 / p113 (0063.jp2)
  39. 6.8 結論 / p114 (0064.jp2)
  40. 第7章 結論 / p121 (0067.jp2)
  41. 謝辞 / p125 (0069.jp2)
  42. 研究業績一覧 / p126 (0070.jp2)
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各種コード

  • NII論文ID(NAID)
    500000092486
  • NII著者ID(NRID)
    • 8000000092711
  • DOI(NDL)
  • NDL書誌ID
    • 000000256800
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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