I[2]LおよびCMOSを用いた多値論理回路の構成と解析に関する研究

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著者

    • 谷口, 和孝 タニグチ, カズタカ

書誌事項

タイトル

I[2]LおよびCMOSを用いた多値論理回路の構成と解析に関する研究

著者名

谷口, 和孝

著者別名

タニグチ, カズタカ

学位授与大学

熊本大学

取得学位

博士 (工学)

学位授与番号

乙第12号

学位授与年月日

1993-03-02

注記・抄録

博士論文

目次

  1. 目次 / p1 (0003.jp2)
  2. 記号の説明 / p1 (0005.jp2)
  3. 第1章 序論 / p3 (0008.jp2)
  4. 第2章 I²L多値論理回路の解析と応用 / p7 (0012.jp2)
  5. 2.1 はじめに / p7 (0012.jp2)
  6. 2.2 MIN/MAX回路 / p7 (0012.jp2)
  7. 2.3 リテラル/サクセッサ回路 / p12 (0017.jp2)
  8. 2.4 多値Dラッチ回路 / p15 (0020.jp2)
  9. 2.5 多値多しきい値多数決/一致検出回路 / p17 (0022.jp2)
  10. 2.6 ROM方式による多値演算回路 / p22 (0027.jp2)
  11. 2.7 感度解析 / p26 (0031.jp2)
  12. 2.8 リスト処理による回路合成 / p38 (0043.jp2)
  13. 2.9 応用例 / p45 (0050.jp2)
  14. 2.10 まとめ / p55 (0060.jp2)
  15. 第3章 多レベルイオン注入技術を用いたしきい値論理回路の設計 / p58 (0063.jp2)
  16. 3.1 はじめに / p58 (0063.jp2)
  17. 3.2 3値MINおよびMAX回路 / p58 (0063.jp2)
  18. 3.3 4値MINおよびMAX回路 / p62 (0067.jp2)
  19. 3.4 ユーナリ関数を実現する回路 / p68 (0073.jp2)
  20. 3.5 まとめ / p86 (0091.jp2)
  21. 第4章 単一電源で動作可能なCMOS多値論理回路の設計 / p88 (0093.jp2)
  22. 4.1 はじめに / p88 (0093.jp2)
  23. 4.2 論理電圧の生成 / p88 (0093.jp2)
  24. 4.3 ユーナリ関数を実現する回路 / p91 (0096.jp2)
  25. 4.4 まとめ / p101 (0106.jp2)
  26. 第5章 Bi-CMOS構成による電流モード多値論理回路 / p102 (0107.jp2)
  27. 5.1 はじめに / p102 (0107.jp2)
  28. 5.2 基本回路の構成 / p102 (0107.jp2)
  29. 5.3 応用例 / p115 (0120.jp2)
  30. 5.4 まとめ / p120 (0125.jp2)
  31. 第6章 同期式エンコーダおよびデコーダ回路 / p122 (0127.jp2)
  32. 6.1 はじめに / p122 (0127.jp2)
  33. 6.2 論理電圧発生回路 / p122 (0127.jp2)
  34. 6.3 エンコーダ回路 / p126 (0131.jp2)
  35. 6.4 デコーダ回路 / p128 (0133.jp2)
  36. 6.5 まとめ / p134 (0139.jp2)
  37. 第7章 結論 / p135 (0140.jp2)
  38. 謝辞 / p140 (0145.jp2)
  39. 参考文献 / p141 (0146.jp2)
1アクセス

各種コード

  • NII論文ID(NAID)
    500000095208
  • NII著者ID(NRID)
    • 8000000095434
  • DOI(NDL)
  • NDL書誌ID
    • 000000259522
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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