エキシマレーザ再結晶化シリコン膜の薄膜トランジスタ応用に関する研究

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Author

    • 清水, 和裕 シミズ, カズヒロ

Bibliographic Information

Title

エキシマレーザ再結晶化シリコン膜の薄膜トランジスタ応用に関する研究

Author

清水, 和裕

Author(Another name)

シミズ, カズヒロ

University

東京工業大学

Types of degree

博士 (工学)

Grant ID

甲第2606号

Degree year

1993-03-26

Note and Description

博士論文

Table of Contents

  1. 論文目録 / (0002.jp2)
  2. 目次 / p1 (0004.jp2)
  3. 1 序論 / p4 (0005.jp2)
  4. 1.1 はじめに / p4 (0005.jp2)
  5. 1.2 液晶ディスプレイの現状 / p4 (0005.jp2)
  6. 1.3 液晶ディスプレイの原理 / p6 (0006.jp2)
  7. 1.4 TFT駆動アクティブ･マトリクス液晶ディスプレイ / p12 (0009.jp2)
  8. 1.5 周辺駆動回路の一体化 / p15 (0011.jp2)
  9. 1.6 poly-SiTFTの作製法と問題点 / p16 (0011.jp2)
  10. 1.7 レーザ結晶化poly-SiTFTの問題点 / p19 (0013.jp2)
  11. 1.8 本研究の目的及び概要 / p21 (0014.jp2)
  12. 2 ボトムゲート型poly-SiTFTの作製 / p24 (0015.jp2)
  13. 2.1 はじめに / p24 (0015.jp2)
  14. 2.2 エキシマレーザ結晶化法について / p24 (0015.jp2)
  15. 2.3 レーザ結晶化法によるpoly-Siの作製 / p31 (0019.jp2)
  16. 2.4 オンチップボトムゲート型poly-SiTFTの作製 / p37 (0022.jp2)
  17. 2.5 レーザ照射条件の最適化 / p46 (0026.jp2)
  18. 2.6 ポスト水素化条件の最適化 / p50 (0028.jp2)
  19. 2.7 トップゲート型poly-SiTFTとの性能比較 / p64 (0035.jp2)
  20. 2.8 まとめ / p73 (0040.jp2)
  21. 3 poly-Siの超巨大粒径化 / p74 (0040.jp2)
  22. 3.1 はじめに / p74 (0040.jp2)
  23. 3.2 溶融再結晶化過程の理論的検討 / p74 (0040.jp2)
  24. 3.3 結晶化速度低減法の検討 / p92 (0049.jp2)
  25. 3.4 ブリッジ法 / p94 (0050.jp2)
  26. 3.5 デュアルビーム法 / p109 (0058.jp2)
  27. 3.6 まとめ / p129 (0068.jp2)
  28. 4 エキシマレーザによる窒化シリコン膜の高品質化 / p130 (0068.jp2)
  29. 4.1 はじめに / p130 (0068.jp2)
  30. 4.2 SiN ゲートpoly-SiTFTの作製 / p131 (0069.jp2)
  31. 4.3 エキシマレーザアニールによるSiN膜の改質 / p133 (0070.jp2)
  32. 4.4 エキシマレーザ照射によるSiN膜の改質機構 / p148 (0077.jp2)
  33. 4.5 まとめ / p154 (0080.jp2)
  34. 5 ガラス基板上に作製した高性能poly-SiTFT / p155 (0081.jp2)
  35. 5.1 はじめに / p155 (0081.jp2)
  36. 5.2 オンチッププロセスの提案 / p156 (0082.jp2)
  37. 5.3 SiNゲートのレーザプレアニーリング効果 / p158 (0083.jp2)
  38. 5.4 ガラス基板上のデュアルビーム効果 / p162 (0085.jp2)
  39. 5.5 高性能オンチップTFTの作製 / p164 (0086.jp2)
  40. 5.6 まとめ / p169 (0088.jp2)
  41. 6 高移動度poly-SiTFTの高速論理回路への応用 / p170 (0089.jp2)
  42. 6.1 はじめに / p170 (0089.jp2)
  43. 6.2 自己整合ドーピング法 / p171 (0090.jp2)
  44. 6.3 自己整合poly-TFT作製プロセス / p178 (0093.jp2)
  45. 6.4 シフトレジスタ回路の応答速度の解析 / p180 (0094.jp2)
  46. 6.5 まとめ / p187 (0098.jp2)
  47. 7 結論 / p188 (0098.jp2)
  48. 謝辞 / p191 (0100.jp2)
  49. 参考文献 / p192 (0100.jp2)
  50. 発表文献 / p200 (0104.jp2)
  51. 付録 / p204 (0106.jp2)
3access

Codes

  • NII Article ID (NAID)
    500000096947
  • NII Author ID (NRID)
    • 8000000097175
  • DOI(NDL)
  • NDLBibID
    • 000000261261
  • Source
    • NDL ONLINE
    • NDL Digital Collections

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