VLSI設計のための並列プロセッサに関する研究 vuieruesuai sekkei no tameno heiretsu purosessa ni kansuru kenkyu

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著者

    • 久保田, 和人 クボタ, カズト

書誌事項

タイトル

VLSI設計のための並列プロセッサに関する研究

タイトル別名

vuieruesuai sekkei no tameno heiretsu purosessa ni kansuru kenkyu

著者名

久保田, 和人

著者別名

クボタ, カズト

学位授与大学

早稲田大学

取得学位

博士 (工学)

学位授与番号

甲第955号

学位授与年月日

1993-03-15

注記・抄録

博士論文

目次

  1. 目次 / p1 (0003.jp2)
  2. 1 序論 / p1 (0005.jp2)
  3. 1.1 序言 / p1 (0005.jp2)
  4. 1.2 本論文の背景と目的 / p3 (0006.jp2)
  5. 1.3 本論文の構成 / p5 (0007.jp2)
  6. 2 超並列図形処理用連想メモリLSIの設計開発 / p7 (0008.jp2)
  7. 2.1 まえがき / p7 (0008.jp2)
  8. 2.2 超並列図形処理用連想メモリLSIの設計 / p8 (0009.jp2)
  9. 2.3 連想メモリチップの機能 / p19 (0014.jp2)
  10. 2.4 連想メモリLSIの評価 / p24 (0017.jp2)
  11. 2.5 むすび / p26 (0018.jp2)
  12. 3 VLSIレイアウト設計の高速化 / p27 (0018.jp2)
  13. 3.1 まえがき / p27 (0018.jp2)
  14. 3.2 連想メモリを用いた超並列図形処理 / p28 (0019.jp2)
  15. 3.3 図形処理エンジンCHARGE2 / p32 (0021.jp2)
  16. 3.4 連想メモリを用いた改良線分探索法 / p37 (0023.jp2)
  17. 3.5 多層改良線分展開法 / p56 (0033.jp2)
  18. 3.6 多層改良線分展開法の連想プロセッサによる高速化 / p79 (0044.jp2)
  19. 3.7 連想メモリを用いた設計規則検証 / p81 (0045.jp2)
  20. 3.8 むすび / p91 (0050.jp2)
  21. 4 VLSI論理シミュレーションの高速化 / p95 (0052.jp2)
  22. 4.1 まえがき / p95 (0052.jp2)
  23. 4.2 既存の超並列論理シミュレータ / p96 (0053.jp2)
  24. 4.3 連想メモリを利用したゲート評価法 / p97 (0053.jp2)
  25. 4.4 データ転送ネットワークを持つ超並列論理シミュレータ / p98 (0054.jp2)
  26. 4.5 ネットワークの構成法 / p101 (0055.jp2)
  27. 4.6 シミュレータの評価 / p108 (0059.jp2)
  28. 4.7 むすび / p110 (0060.jp2)
  29. 5 VLSI回路シミュレーションの高速化 / p113 (0061.jp2)
  30. 5.1 まえがき / p113 (0061.jp2)
  31. 5.2 回路シミュレーションとスパース行列処理 / p115 (0062.jp2)
  32. 5.3 連想メモリを用いたスパース行列処理 / p117 (0063.jp2)
  33. 5.4 スパース行列処理プロセッサ / p122 (0066.jp2)
  34. 5.5 性能評価 / p129 (0069.jp2)
  35. 5.6 むすび / p131 (0070.jp2)
  36. 6 結論 / p133 (0071.jp2)
  37. 謝辞 / p137 (0073.jp2)
  38. 参考文献 / p139 (0074.jp2)
  39. 本研究に関する発表文献 / p147 (0078.jp2)
  40. 付録写真集 / p151 (0081.jp2)
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各種コード

  • NII論文ID(NAID)
    500000097373
  • NII著者ID(NRID)
    • 8000000097602
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000261687
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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