ヘテロ接合FET高性能化のための結晶層構造の研究 hetero setsugo efuiti koseinoka no tameno kesshoso kozo no kenkyu

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著者

    • 前澤, 宏一 マエザワ, コウイチ

書誌事項

タイトル

ヘテロ接合FET高性能化のための結晶層構造の研究

タイトル別名

hetero setsugo efuiti koseinoka no tameno kesshoso kozo no kenkyu

著者名

前澤, 宏一

著者別名

マエザワ, コウイチ

学位授与大学

早稲田大学

取得学位

博士 (工学)

学位授与番号

乙第940号

学位授与年月日

1993-02-12

注記・抄録

博士論文

目次

  1. 第1章 序論 / p1 (0004.jp2)
  2. 1-1 研究の背景 / p1 (0004.jp2)
  3. 1-2 本研究の目的と概要 / p5 (0006.jp2)
  4. 参考文献 / p7 (0007.jp2)
  5. 第2章 n⁺-GeゲートMISFETの高性能化 / p8 (0008.jp2)
  6. 2-1 はじめに / p8 (0008.jp2)
  7. 2-2 n⁺-GeのMBE成長条件の検討 / p14 (0011.jp2)
  8. 2-3 SISダイオードによる伝導帯不連続の推移則の検討 / p18 (0013.jp2)
  9. 2-4 AlGaAsバリア薄層化による高[化学式]化 / p29 (0018.jp2)
  10. 2-5 再成長n⁺-Geゲートを用いたSAINT MISFET / p48 (0028.jp2)
  11. 2-6 まとめ / p61 (0034.jp2)
  12. 参考文献 / p64 (0036.jp2)
  13. 第3章 InGaAs歪みチャネルFETの検討 / p68 (0038.jp2)
  14. 3-1 はじめに / p68 (0038.jp2)
  15. 3-2 歪みチャネルMISFET / p72 (0040.jp2)
  16. 3-3 [化学式]バッファ一層を用いた歪みチャネルHEMT / p81 (0044.jp2)
  17. 3-4 まとめ / p98 (0053.jp2)
  18. 参考文献 / p100 (0054.jp2)
  19. 第4章 ヘテロ構造MISFETにおけるCharge Injection Transistorモード動作 / p103 (0055.jp2)
  20. 4-1 はじめに / p103 (0055.jp2)
  21. 4-2 NERFET、CHINTの動作原理 / p104 (0056.jp2)
  22. 4-3 結果及び考察 / p107 (0057.jp2)
  23. 4-4 まとめ / p115 (0061.jp2)
  24. 参考文献 / p116 (0062.jp2)
  25. 第5章 速度変調型トランジスタ(VMT) / p118 (0063.jp2)
  26. 5-1 はじめに / p118 (0063.jp2)
  27. 5-2 速度変調型トランジスタの概念 / p119 (0063.jp2)
  28. 5-3 応答速度のモンテカルロシミュレーションによる検討 / p122 (0065.jp2)
  29. 5-4 高周波特性解析 / p129 (0068.jp2)
  30. 5-5 GaAs(Γ)/AIAs(Χ)二重チャネル構造を用いたVMTの提案 / p146 (0077.jp2)
  31. 5-6 まとめ / p160 (0084.jp2)
  32. 参考文献 / p163 (0085.jp2)
  33. 第6章 総論 / p165 (0086.jp2)
  34. 謝辞 / p170 (0089.jp2)
  35. 業績リスト / p171 (0089.jp2)
2アクセス

各種コード

  • NII論文ID(NAID)
    500000097443
  • NII著者ID(NRID)
    • 8000000097672
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000261757
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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