アナログLSI技術による不揮発性記憶機能デバイスを用いた自己組織化ニューラルネットワークの研究

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著者

    • 辻, 清孝 ツジ, キヨタカ

書誌事項

タイトル

アナログLSI技術による不揮発性記憶機能デバイスを用いた自己組織化ニューラルネットワークの研究

著者名

辻, 清孝

著者別名

ツジ, キヨタカ

学位授与大学

豊橋技術科学大学

取得学位

博士 (工学)

学位授与番号

甲第154号

学位授与年月日

1996-03-22

注記・抄録

博士論文

目次

  1. 論文要旨 / (0003.jp2)
  2. 目次 / p1 (0005.jp2)
  3. 第1章 序論 / p1 (0008.jp2)
  4. §1.1 ニューラルネットワークのハード化 / p1 (0008.jp2)
  5. §1.2 本研究の目的 / p5 (0010.jp2)
  6. 参考文献 / p7 (0011.jp2)
  7. 第2章 シナプス結合とニューロンのハードウェア化 / p10 (0013.jp2)
  8. §2.1 序言 / p10 (0013.jp2)
  9. §2.2 ニューロンとシナプスの基本機能 / p10 (0013.jp2)
  10. §2.3 適応デバイスとシナプス結合回路 / p12 (0014.jp2)
  11. 2.3.1 差動トランスコンダクタンス増幅器 / p12 (0014.jp2)
  12. 2.3.2 適応デバイス / p15 (0015.jp2)
  13. 2.3.3 適応デバイスを用いたシナプス結合回路 / p18 (0017.jp2)
  14. §2.4 実験結果 / p19 (0017.jp2)
  15. §2.5 結言 / p22 (0019.jp2)
  16. 参考文献 / p23 (0019.jp2)
  17. 第3章 教師あり学習への応用 / p25 (0020.jp2)
  18. §3.1 序言 / p25 (0020.jp2)
  19. §3.2 バックプロパゲーション・アルゴリズムとネットワークのモデル / p25 (0020.jp2)
  20. §3.3 基本回路 / p28 (0022.jp2)
  21. 3.3.1 関数回路 / p28 (0022.jp2)
  22. 3.3.2 乗算回路 / p31 (0023.jp2)
  23. 3.3.3 PWM回路 / p32 (0024.jp2)
  24. §3.4 BPネットワークの構成 / p40 (0028.jp2)
  25. §3.5 シミュレーション結果 / p43 (0029.jp2)
  26. 3.5.1 シナプス結合重みの変化量が修正信号に対して指数関数的に変化する場合 / p43 (0029.jp2)
  27. 3.5.2 シナプス結合重みの変化量が修正信号に比例する場合 / p48 (0032.jp2)
  28. §3.6 実験結果 / p49 (0032.jp2)
  29. §3.7 結言 / p52 (0034.jp2)
  30. 参考文献 / p54 (0035.jp2)
  31. 第4章 教師なし学習への応用 / p56 (0036.jp2)
  32. §4.1 序言 / p56 (0036.jp2)
  33. §4.2 競合学習の学習アルゴリズムとネットワーク・モデル / p56 (0036.jp2)
  34. §4.3 基本回路 / p58 (0037.jp2)
  35. 4.3.1 光適応デバイス / p58 (0037.jp2)
  36. 4.3.2 WTA回路 / p64 (0040.jp2)
  37. 4.3.3 シナプス結合重みの発散の抑制 / p67 (0041.jp2)
  38. §4.4 競合学習回路の構成 / p72 (0045.jp2)
  39. §4.5 シミュレーション結果 / p75 (0046.jp2)
  40. §4.6 実験結果 / p75 (0046.jp2)
  41. §4.7 結言 / p77 (0047.jp2)
  42. 参考文献 / p79 (0048.jp2)
  43. 第5章 トポロジカルマッピングの形成 / p82 (0050.jp2)
  44. §5.1 序言 / p82 (0050.jp2)
  45. §5.2 トポロジカルマッピング / p83 (0050.jp2)
  46. §5.3 学習によるトポロジカルマッピングの形成 / p85 (0051.jp2)
  47. §5.4 素子特性のばらつきがネットワークの学習に与える影響 / p87 (0052.jp2)
  48. §5.5 ハードウェアの学習アルゴリズムとネットワークモデル / p90 (0054.jp2)
  49. §5.6.基本回路 / p92 (0055.jp2)
  50. 5.6.1 シナプス結合回路(SCC) / p92 (0055.jp2)
  51. 5.6.2 荷重出力回路(WSC) / p95 (0056.jp2)
  52. 5.6.3 パルス密度変調(PDM)回路 / p98 (0058.jp2)
  53. §5.7 学習回路の構成 / p101 (0059.jp2)
  54. 5.7.1 ニューロンの構成 / p101 (0059.jp2)
  55. 5.7.2 出力層の構成 / p101 (0059.jp2)
  56. §5.8 シミュレーション結果 / p103 (0060.jp2)
  57. §5.9 ニューロチップの設計 / p107 (0062.jp2)
  58. §5.10 結言 / p109 (0064.jp2)
  59. 参考文献 / p111 (0065.jp2)
  60. 第6章 総括 / p113 (0066.jp2)
  61. 謝辞 / p118 (0069.jp2)
  62. 付録A CMOSプロセス手順 / p119 (0069.jp2)
  63. 本研究に関する発表論文 / p125 (0072.jp2)
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各種コード

  • NII論文ID(NAID)
    500000130100
  • NII著者ID(NRID)
    • 8000000953881
  • DOI(NDL)
  • NDL書誌ID
    • 000000294414
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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