High-speed message routing mechanisms for massively parallel computers

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著者

    • Flavell, Andrew Colin フラベル, アンドル コリン

書誌事項

タイトル

High-speed message routing mechanisms for massively parallel computers

著者名

Flavell, Andrew Colin

著者別名

フラベル, アンドル コリン

学位授与大学

徳島大学

取得学位

博士 (工学)

学位授与番号

甲第819号

学位授与年月日

1996-03-26

注記・抄録

博士論文

現在超並列処理システム(MPP)は、伝統的なベクトルプロセッサやSIMDマシンの 牙城であった多くの分野に進出している。これらのシステムは、入手が容易な高性能 CPUの急激な進歩をうまく利用し、これらを数百~数千個接続して均質なマルチプ ロセッサのシステムとして構成したものである。しかし、これらのシステムの性能は、 現実の問題を解くときは必ずしも良くなく、常に公称の最高性能にははるかに及ばな いのが現状である。これらのシステムではプロセッサ間の通信はすべて相互結合網に よって行われるので、実現可能な最高性能を決める決定的な要素は相互結合網と、そ れに使われる通信機構である。 本論文ではMPPの相互結合網に使われる、効率的な通信機構を実現する2つの方法 を提案する。第1は「特急ルータ」の提案であり、これを相互結合網に用いた場合の 適合性を検註する。特急ルータは多重の単方向レジスタ挿入パスを利用して、時間 空間混合分割型ネットワークを実現するためのものである。異なる基数や次元数につ いて、特急ルータのスイッチ回路とバッファ回路の性能を予測するための正確なモデ ルを開発した。この結果、特急ルータは効率的な通信を行うためのすべての条件を満 足していることが確かめられた。さらに重要な点は、特急ルータはネットワークに故 障のある場合や、通信が錯綜する場合にも、低遅延時間、高スループットを損なわな い経路制御が行えることである。シミュレーションによって評価した特急ルータのの 性能は、これまでに発表された固定経路選択方式のルータより優れており、また他の 適応経路制御方式のルータに比べても、同程度あるいはそれを越えていることが確か められた。 第2は経路長制限方式のマルチキャスト通信の提案である。マルチキャスト通信は 多くの並列処理問題において速度向上に寄与する通信方式である。そこでワームホー ル通信方式において問題となるマルチキャスト通信におけるデッドロックの問題につ いて研究した。そしてこの問題を解決する方法として経路長制限方式のマルチキャス ト通信を提案し、この方式による通信性能をシミュレーションによって評価し、ユニ キャスト方式やマルチパス方式によるマルチキャスト通信の性能と比較した。その結 果、提案する経路長制限方式のマルチキャスト通信は、パリヤ同期のためのクラスタ へのマルチキャスト通信や、最近傍ノードへのマルチキャストや全ノードへの放送の 場合に、特に優れた解決法となることを明らかにした。

目次

  1. 論文目録 / (0001.jp2)
  2. 論文内容要旨 / (0002.jp2)
  3. Contents / (0012.jp2)
  4. Abstract / p3 (0009.jp2)
  5. List of Publications / p5 (0011.jp2)
  6. 1 Introduction / p1 (0018.jp2)
  7. 2 Scalable Multicomputer Systems / p5 (0022.jp2)
  8. 2.1 Node Structure / p5 (0012.jp2)
  9. 2.2 Interconnection Network Topologies / p6 (0023.jp2)
  10. 2.3 Message Switching / p14 (0031.jp2)
  11. 2.4 Message Routing / p17 (0034.jp2)
  12. 2.5 Deadlock / p26 (0043.jp2)
  13. 2.6 Multicast Messages / p28 (0045.jp2)
  14. 3 Tokkyū:A High-Performance,Randomizing,Adaptive Message Router with Packet Expressway / p35 (0052.jp2)
  15. 3.1 The Register-insertion Bus / p36 (0053.jp2)
  16. 3.2 Architecture of the Tokkyū Router / p40 (0057.jp2)
  17. 3.3 Switch and Buffer Design / p49 (0066.jp2)
  18. 3.4 Performance / p59 (0076.jp2)
  19. 4 Restricted-length Hardware Multicasting in Multicomputer Networks / p76 (0093.jp2)
  20. 4.1 Preliminaries / p76 (0093.jp2)
  21. 4.2 Restricted-Length Multicasting / p81 (0098.jp2)
  22. 4.3 Simulation / p86 (0103.jp2)
  23. 5 Conclusions / p91 (0108.jp2)
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各種コード

  • NII論文ID(NAID)
    500000130146
  • NII著者ID(NRID)
    • 8000000130417
  • DOI(NDL)
  • 本文言語コード
    • eng
    • jpn
  • NDL書誌ID
    • 000000294460
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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