命令/操作レベルの並列処理機能を持つプロセッサ・アーキテクチャの研究

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著者

    • 北村, 俊明 キタムラ, トシアキ

書誌事項

タイトル

命令/操作レベルの並列処理機能を持つプロセッサ・アーキテクチャの研究

著者名

北村, 俊明

著者別名

キタムラ, トシアキ

学位授与大学

京都大学

取得学位

博士 (工学)

学位授与番号

乙第9174号

学位授与年月日

1996-03-23

注記・抄録

博士論文

本文データは平成22年度国立国会図書館の学位論文(博士)のデジタル化実施により作成された画像ファイルを基にpdf変換したものである

新制・論文博士

乙第9174号

論工博第3077号

目次

  1. 論文目録 / (0001.jp2)
  2. 目次 / p1 (0003.jp2)
  3. 1 序論 / p9 (0007.jp2)
  4. I QA-2 / p13 (0009.jp2)
  5. 2 QA-2の設計思想 / p15 (0010.jp2)
  6. 2.1 まえがき / p15 (0010.jp2)
  7. 2.2 ユニバーサル・ホスト計算機と低レベル並列処理方式 / p16 (0011.jp2)
  8. 2.3 ユニバーサル・ホスト計算機のハードウェア構成方式 / p17 (0011.jp2)
  9. 2.4 ALUの構成方式と低レベル並列処理 / p17 (0011.jp2)
  10. 2.5 QA-2システムの構成方式 / p18 (0012.jp2)
  11. 3 レジスタ・演算部の構成 / p23 (0014.jp2)
  12. 3.1 QA-2の低レベル並列処理機構 / p23 (0014.jp2)
  13. 3.2 QA-2の低レベル並列処理方式の評価 / p30 (0018.jp2)
  14. 3.3 むすび / p31 (0018.jp2)
  15. 4 順序制御部の構成 / p35 (0020.jp2)
  16. 4.1 まえがき / p35 (0020.jp2)
  17. 4.2 ユニバーサル・ホスト計算機の順序制御方式 / p38 (0022.jp2)
  18. 4.3 順序制御部のハードウェア構成 / p41 (0023.jp2)
  19. 4.4 QA-2の順序制御方式の評価 / p50 (0028.jp2)
  20. 4.5 むすび / p53 (0029.jp2)
  21. 5 主記憶部の構成 / p55 (0030.jp2)
  22. 5.1 まえがき / p55 (0030.jp2)
  23. 5.2 MMPの概略 / p55 (0030.jp2)
  24. 5.3 MMPにおける処理の流れ / p56 (0031.jp2)
  25. 5.4 RALUの要求処理 / p59 (0032.jp2)
  26. 5.5 SCUの要求処理 / p72 (0039.jp2)
  27. 5.6 SVPの要求処理 / p76 (0041.jp2)
  28. 5.7 外部入出力装置の要求処理 / p77 (0041.jp2)
  29. 5.8 考察 / p80 (0043.jp2)
  30. 6 システム制御部の構成 / p87 (0046.jp2)
  31. 6.1 まえがき / p87 (0046.jp2)
  32. 6.2 SVPのマイクロ・アーキテクチャ / p87 (0046.jp2)
  33. 6.3 SVPのマクロ・アーキテクチャ / p93 (0049.jp2)
  34. 6.4 むすび / p103 (0054.jp2)
  35. 7 QA-2アーキテクチャの今日的意義 / p105 (0055.jp2)
  36. 7.1 はじめに / p105 (0055.jp2)
  37. 7.2 低レベル並列処理機能 / p106 (0056.jp2)
  38. 7.3 RISC風の操作(命令)記述 / p107 (0056.jp2)
  39. 7.4 ALU連鎖機能 / p107 (0056.jp2)
  40. 7.5 ビット/バイト処理演算 / p107 (0056.jp2)
  41. 7.6 主記憶アクセスのnon-blocking機能 / p108 (0057.jp2)
  42. 7.7 グラフィックス・データの主記憶上展開 / p108 (0057.jp2)
  43. 7.8 仮想制御記憶 / p108 (0057.jp2)
  44. 7.9 高機能順序制御方式 / p109 (0057.jp2)
  45. 7.10 条件分岐機能 / p109 (0057.jp2)
  46. 7.11 システム制御プロセッサ / p110 (0058.jp2)
  47. II VPP500スカラプロセサ / p111 (0058.jp2)
  48. 8 パイプライン処理と低レベル並列処理 / p113 (0059.jp2)
  49. 8.1 まえがき / p113 (0059.jp2)
  50. 8.2 汎用超大型商用計算機のパイプライン処理 / p113 (0059.jp2)
  51. 8.3 汎用超大型商用パイプライン処理計算機の性能 / p117 (0061.jp2)
  52. 8.4 VPP500スカラプロセッサ開発における留意点 / p123 (0064.jp2)
  53. 9 VPP500スカラプロセサ / p125 (0065.jp2)
  54. 9.1 はじめに / p125 (0065.jp2)
  55. 9.2 命令セットレベル・アーキテクチャの特徴 / p128 (0067.jp2)
  56. 9.3 インプリメントの特徴 / p136 (0071.jp2)
  57. 9.4 性能 / p142 (0074.jp2)
  58. 9.5 おわりに / p143 (0074.jp2)
  59. 10 結論 / p145 (0075.jp2)
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各種コード

  • NII論文ID(NAID)
    500000131256
  • NII著者ID(NRID)
    • 8000000965941
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000295570
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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