タイムワープ機構の実現方式と並列実行制御機構としての応用

この論文をさがす

著者

    • 松本, 幸則 マツモト, ユキノリ

書誌事項

タイトル

タイムワープ機構の実現方式と並列実行制御機構としての応用

著者名

松本, 幸則

著者別名

マツモト, ユキノリ

学位授与大学

京都大学

取得学位

博士 (工学)

学位授与番号

乙第9190号

学位授与年月日

1996-03-23

注記・抄録

博士論文

目次

  1. 論文目録 / (0001.jp2)
  2. 目次 / p1 (0004.jp2)
  3. 1 序論 / p1 (0010.jp2)
  4. 1.1 本研究の背景 / p1 (0010.jp2)
  5. 1.2 本研究の目的 / p4 (0012.jp2)
  6. 1.3 本研究の成果 / p6 (0013.jp2)
  7. 1.4 論文の構成 / p8 (0014.jp2)
  8. 2 並列イベントシミュレーションとタイムワープ機構 / p9 (0014.jp2)
  9. 2.1 イベントシミュレーションの概要 / p10 (0015.jp2)
  10. 2.2 イベントシミュレーションにおける問題のモデリング手法と例 / p12 (0016.jp2)
  11. 2.3 逐次シミュレーションアルゴリズム / p14 (0017.jp2)
  12. 2.4 並列シミュレーションアルゴリズム / p16 (0018.jp2)
  13. 2.5 タイムワープ機構の関連研究 / p29 (0024.jp2)
  14. 2.6 まとめ / p33 (0026.jp2)
  15. 3 論理シミュレーションとLSI配線 / p34 (0027.jp2)
  16. 3.1 LSI設計の概要とCAD / p35 (0027.jp2)
  17. 3.2 論理シミュレーション / p37 (0028.jp2)
  18. 3.3 LSI配線 / p46 (0033.jp2)
  19. 3.4 並列化と関連研究 / p52 (0036.jp2)
  20. 3.5 まとめ / p59 (0039.jp2)
  21. 4 タイムワープ機構による並列論理シミュレータの実装と評価 / p60 (0040.jp2)
  22. 4.1 並列論理シミュレータの仕様 / p62 (0041.jp2)
  23. 4.2 実行環境-Multi-PSI/PIMとKL1 / p64 (0042.jp2)
  24. 4.3 プロセス構造 / p69 (0044.jp2)
  25. 4.4 ロールバックオーバヘッドの削減手法 / p72 (0046.jp2)
  26. 4.5 並列論理シミュレータ実現アルゴリズム-RCTW法- / p76 (0048.jp2)
  27. 4.6 大域仮想時刻(GVT)更新アルゴリズム / p91 (0055.jp2)
  28. 4.7 KL1プログラムの最敵化 / p99 (0059.jp2)
  29. 4.8 データ構造 / p102 (0061.jp2)
  30. 4.9 負荷分散 / p104 (0062.jp2)
  31. 4.10 評価と議論 / p108 (0064.jp2)
  32. 4.11 まとめ / p121 (0070.jp2)
  33. 5 イベント時刻管理機構の比較 / p123 (0071.jp2)
  34. 5.1 同期的手法を用いた並列論理シミュレータと実装 / p124 (0072.jp2)
  35. 5.2 保守的手法を用いた並列論理シミュレータと実装 / p126 (0073.jp2)
  36. 5.3 比較評価 / p131 (0075.jp2)
  37. 5.4 まとめ / p135 (0077.jp2)
  38. 6 適応時刻界 / p137 (0078.jp2)
  39. 6.1 時間窓の性質 / p138 (0079.jp2)
  40. 6.2 適応時刻界(Adaptive Time-Ceiling:ATC) / p140 (0080.jp2)
  41. 6.3 評価 / p144 (0082.jp2)
  42. 6.4 まとめ / p152 (0086.jp2)
  43. 7 タイムワープ機構の並列LSI配線への適用 / p154 (0087.jp2)
  44. 7.1 タイムワープ機構とLSI配線問題の適合性 / p156 (0088.jp2)
  45. 7.2 基本配線アルゴリズムの概要 / p160 (0090.jp2)
  46. 7.3 並列オブジェクトによるモデリング / p163 (0091.jp2)
  47. 7.4 タイムワープ機構の適用 / p170 (0095.jp2)
  48. 7.5 実装 / p174 (0097.jp2)
  49. 7.6 評価 / p179 (0099.jp2)
  50. 7.7 まとめ / p188 (0104.jp2)
  51. 8 結論 / p190 (0105.jp2)
  52. 8.1 成果 / p192 (0106.jp2)
  53. 8.2 課題 / p196 (0108.jp2)
  54. A ISCAS回路例 / p210 (0115.jp2)
  55. B KL1言語における処理コスト / p212 (0116.jp2)
  56. B.1 処理コストの基準について / p212 (0116.jp2)
  57. B.2 unificationについて / p213 (0116.jp2)
  58. B.3 組み込み述語関係 / p214 (0117.jp2)
  59. B.4 ゴールのサスペンド / p215 (0117.jp2)
  60. B.5 種々のサイズの影響 / p215 (0117.jp2)
  61. B.6 priorityの使用によるもの / p216 (0118.jp2)
  62. B.7 ゴール,データのPE間の受け渡し / p216 (0118.jp2)
  63. B.8 マージャ / p217 (0118.jp2)
  64. B.9 その他 / p217 (0118.jp2)
  65. C RCTW法におけるメッセージ取消処理の正当性 / p218 (0119.jp2)
  66. D 同時刻イベントの問題とその解決法 / p222 (0121.jp2)
  67. E 効率的な逐次シミュレーションのためのタイムホイル構造 / p225 (0122.jp2)
6アクセス

各種コード

  • NII論文ID(NAID)
    500000131272
  • NII著者ID(NRID)
    • 8000000965957
  • DOI(NDL)
  • NDL書誌ID
    • 000000295586
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
ページトップへ