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Synthesis of asynchronous VLSI circuits from signal transition graph specifications 信号遷移グラフ仕様による非同期式VLSI回路の合成

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著者

    • 朴, 星範 パク, ソンボム

書誌事項

タイトル

Synthesis of asynchronous VLSI circuits from signal transition graph specifications

タイトル別名

信号遷移グラフ仕様による非同期式VLSI回路の合成

著者名

朴, 星範

著者別名

パク, ソンボム

学位授与大学

東京工業大学

取得学位

博士 (学術)

学位授与番号

甲第3339号

学位授与年月日

1996-09-30

注記・抄録

博士論文

目次

  1. 論文目録 / (0001.jp2)
  2. Contents / p7 (0010.jp2)
  3. Abstract / p3 (0006.jp2)
  4. Acknowledgements / p4 (0007.jp2)
  5. 1 Introduction / p1 (0019.jp2)
  6. 1.1 Motivation / p1 (0019.jp2)
  7. 1.2 Environment and circuit models / p3 (0021.jp2)
  8. 1.3 Previous Work to Asynchronous Design / p6 (0024.jp2)
  9. 1.4 Contributions of the Thesis / p10 (0028.jp2)
  10. 1.5 Overview of the Thesis / p10 (0028.jp2)
  11. 2 Signal Transition Graph Specifications / p13 (0031.jp2)
  12. 2.1 Petri nets / p13 (0031.jp2)
  13. 2.2 Signal Transition Graphs / p15 (0033.jp2)
  14. 2.3 Region / p19 (0037.jp2)
  15. 3 Hazard Consideration and Circuit Structure / p21 (0039.jp2)
  16. 3.1 Timing and technology assumptions / p21 (0039.jp2)
  17. 3.2 Hazard consideration / p22 (0040.jp2)
  18. 3.3 Generalized Circuit Structure / p26 (0044.jp2)
  19. 3.4 Speed-independent Signal Network / p28 (0046.jp2)
  20. 4 Synthesis based on Lock Relations / p31 (0049.jp2)
  21. 4.1 Introduction / p31 (0049.jp2)
  22. 4.2 Previous Work / p31 (0049.jp2)
  23. 4.3 Circuit Structure / p32 (0050.jp2)
  24. 4.4 Speed-independent Implementation / p33 (0051.jp2)
  25. 4.5 Optimization / p41 (0059.jp2)
  26. 4.6 Experimental Results / p46 (0064.jp2)
  27. 4.7 Conclusions / p48 (0066.jp2)
  28. 5 Synthesis based on State Assignment / p51 (0069.jp2)
  29. 5.1 Introduction / p51 (0069.jp2)
  30. 5.2 Previous Works / p52 (0070.jp2)
  31. 5.3 State assignment at the STG domain / p53 (0071.jp2)
  32. 5.4 Circuit Structure / p56 (0074.jp2)
  33. 5.5 Speed-independent implementation / p56 (0074.jp2)
  34. 5.6 Extension to non-persistent STGs / p59 (0077.jp2)
  35. 5.7 Optimization / p61 (0079.jp2)
  36. 5.8 Experimental Results / p64 (0082.jp2)
  37. 5.9 Conclusions / p69 (0087.jp2)
  38. 6 Assist:an asynchronous synthesis system / p71 (0089.jp2)
  39. 6.1 Running Assist / p72 (0090.jp2)
  40. 6.2 Input specifications / p72 (0090.jp2)
  41. 6.3 Synthesis Examples:Persistent single-cycle STGs / p75 (0093.jp2)
  42. 6.4 Synthesis Examples:Persistent multi-cycle STGs / p84 (0102.jp2)
  43. 6.5 Synthesis Examples:Persistent STGs with choice operations / p86 (0104.jp2)
  44. 6.6 Synthesis Examples:Non-persistent STGs / p99 (0117.jp2)
  45. 7 Conclusions and Future Work / p103 (0121.jp2)
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各種コード

  • NII論文ID(NAID)
    500000153541
  • NII著者ID(NRID)
    • 8000001087583
  • DOI(NDL)
  • NDL書誌ID
    • 000000317855
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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