機能ブロック混載LSIのレイアウトとタイミング検証の高度化に関する研究
この論文にアクセスする
この論文をさがす
著者
書誌事項
- タイトル
-
機能ブロック混載LSIのレイアウトとタイミング検証の高度化に関する研究
- 著者名
-
栗林, 元隆
- 著者別名
-
クリバヤシ, モトタカ
- 学位授与大学
-
京都大学
- 取得学位
-
博士 (工学)
- 学位授与番号
-
乙第10099号
- 学位授与年月日
-
1999-03-23
注記・抄録
博士論文
目次
- 論文目録 / (0001.jp2)
- もくじ / p1 (0004.jp2)
- 1 序論 / p3 (0006.jp2)
- 2 従来技術の問題点と本論文での解決手法 / p7 (0009.jp2)
- 2.1 機能ブロック混載LSIの配線 / p7 (0009.jp2)
- 2.2 トランジスターレベルのタイミンダ解析に使う信号の万向決定 / p8 (0010.jp2)
- 2.3 タイミンダシミュレーション高速化のための素子縮約 / p9 (0010.jp2)
- 3 機能ブロック混載LSIの配線手法 / p11 (0012.jp2)
- 3.1 はじめに / p11 (0012.jp2)
- 3.2 レイアウトモデルと配線問題 / p14 (0014.jp2)
- 3.3 概略配線アルゴリズム / p15 (0014.jp2)
- 3.4 計筧機実験の結果 / p31 (0022.jp2)
- 3.5 まとめ / p40 (0027.jp2)
- 4 トランジスターレベルのタイミング解析に使う信号の方向決定手法 / p41 (0028.jp2)
- 4.1 はじめに / p41 (0028.jp2)
- 4.2 信号の流れる方向の定義･Non-Z特性の定義と信号の流れる方向に関する定理 / p44 (0030.jp2)
- 4.3 信号の流れの方向を決定するアルゴリズム / p49 (0032.jp2)
- 4.4 Non-Z手法 / p51 (0033.jp2)
- 4.5 計算機実験の結果 / p59 (0037.jp2)
- 4.6 まとめ / p62 (0039.jp2)
- 5 タイミングシミュレーション高速化のための素子縮約手法 / p63 (0040.jp2)
- 5.1 はじめに / p63 (0040.jp2)
- 5.2 システム構成 / p65 (0041.jp2)
- 5.3 縮約の原理と方法 / p66 (0042.jp2)
- 5.4 計算機実験の結果 / p76 (0047.jp2)
- 5.5 まとめ / p82 (0050.jp2)
- 6 結論 / p83 (0051.jp2)
- 参考文献 / p87 (0053.jp2)
