高性能LSIのレイアウト設計自動化に関する研究

この論文をさがす

著者

    • 三橋, 隆 ミツハシ, タカシ

書誌事項

タイトル

高性能LSIのレイアウト設計自動化に関する研究

著者名

三橋, 隆

著者別名

ミツハシ, タカシ

学位授与大学

京都大学

取得学位

博士 (工学)

学位授与番号

乙第10100号

学位授与年月日

1999-03-23

注記・抄録

博士論文

新制・論文博士

乙第10100号

論工博第3415号

目次

  1. 論文目録 / (0001.jp2)
  2. 目次 / p9 (0006.jp2)
  3. 1 序論 / p1 (0012.jp2)
  4. 1.1 研究の目的 / p1 (0012.jp2)
  5. 1.2 論文の概要 / p3 (0013.jp2)
  6. 2 集積回路の設計技術とその歴史 / p5 (0014.jp2)
  7. 2.1 あらまし / p5 (0014.jp2)
  8. 2.2 集積回路の歴史 / p6 (0015.jp2)
  9. 2.3 集積回路の発展と半導体技術の動向 / p8 (0016.jp2)
  10. 2.4 集積回路の設計過程 / p16 (0020.jp2)
  11. 2.5 まとめ / p31 (0027.jp2)
  12. 3 レイアウト検証 / p33 (0028.jp2)
  13. 3.1 あらまし / p33 (0028.jp2)
  14. 3.2 レイアウト検証とLSI設計 / p34 (0029.jp2)
  15. 3.3 レイアウト検証研究の歴史 / p36 (0030.jp2)
  16. 3.4 データ表現とデザインルール / p40 (0032.jp2)
  17. 3.5 デザインルール検証システム(LCS) / p43 (0033.jp2)
  18. 3.6 デザインルール検査プログラムの内部処理 / p51 (0037.jp2)
  19. 3.7 LCSの評価と課題 / p58 (0041.jp2)
  20. 3.8 まとめ / p60 (0042.jp2)
  21. 4 レイアウト検証システムEMAP / p61 (0042.jp2)
  22. 4.1 あらまし / p61 (0042.jp2)
  23. 4.2 EMAPシステムの設計思想 / p62 (0043.jp2)
  24. 4.3 LSI設計過程とEMAPの位置づけ / p65 (0044.jp2)
  25. 4.4 EMAPシステムの特徴 / p68 (0046.jp2)
  26. 4.5 EMAPのデータベース / p70 (0047.jp2)
  27. 4.6 マスクパターンの解析とアルゴリズム / p73 (0048.jp2)
  28. 4.7 EMAP基本性能の評価 / p78 (0051.jp2)
  29. 4.8 抽出回路の描画 / p80 (0052.jp2)
  30. 4.9 回路の性能検証 / p83 (0053.jp2)
  31. 4.10 回路の機能および接続の検証 / p86 (0055.jp2)
  32. 4.11 バイポーラICの回路抽出 / p93 (0058.jp2)
  33. 4.12 まとめ / p95 (0059.jp2)
  34. 5 レイアウト検証と抵抗計算手法 / p99 (0061.jp2)
  35. 5.1 あらまし / p99 (0061.jp2)
  36. 5.2 抵抗計算の技術的背景 / p100 (0062.jp2)
  37. 5.3 抵抗のモデル / p102 (0063.jp2)
  38. 5.4 抵抗計算法の提案 / p106 (0065.jp2)
  39. 5.5 実現手法と関連アルゴリズム / p112 (0068.jp2)
  40. 5.6 プログラムの評価 / p118 (0071.jp2)
  41. 5.7 まとめ / p120 (0072.jp2)
  42. 6 自動レイアウトシステム / p123 (0073.jp2)
  43. 6.1 あらまし / p123 (0073.jp2)
  44. 6.2 LSIレイアウトとCAD / p124 (0074.jp2)
  45. 6.3 歴史的回顧 / p125 (0074.jp2)
  46. 6.4 技術的課題 / p128 (0076.jp2)
  47. 6.5 階層的レイアウト / p130 (0077.jp2)
  48. 6.6 システムの構成 / p134 (0079.jp2)
  49. 6.7 処理アルゴリズム / p139 (0081.jp2)
  50. 6.8 評価 / p153 (0088.jp2)
  51. 6.9 まとめ / p154 (0089.jp2)
  52. 7 微細化と配置に基づく回路最適化 / p157 (0090.jp2)
  53. 7.1 あらまし / p157 (0090.jp2)
  54. 7.2 遅延および消費電力への微細化の影響 / p159 (0091.jp2)
  55. 7.3 タイミング最適化レイアウトと配置に基づく回路最適化 / p169 (0096.jp2)
  56. 7.4 タイミングドリブンレイアウトの技術サーベイ / p170 (0097.jp2)
  57. 7.5 配線遅延予測 / p172 (0098.jp2)
  58. 7.6 配置完了状態での論理回路最適化 / p174 (0099.jp2)
  59. 7.7 配置後の回路最適化による低消費電力設計 / p186 (0105.jp2)
  60. 7.8 まとめ / p189 (0106.jp2)
  61. 8 クロックツリーシンセシス / p191 (0107.jp2)
  62. 8.1 あらまし / p191 (0107.jp2)
  63. 8.2 同期回路とクロック / p192 (0108.jp2)
  64. 8.3 クロック分配問題の技術的背景 / p195 (0109.jp2)
  65. 8.4 クロックツリーの構成法とゼロスキュー配線 / p198 (0111.jp2)
  66. 8.5 クロック配線幅最適化による遅延短縮 / p203 (0113.jp2)
  67. 8.6 提案クロック配線手法の評価 / p209 (0116.jp2)
  68. 8.7 まとめ / p211 (0117.jp2)
  69. 9 電源・グランド系の設計自動化 / p213 (0118.jp2)
  70. 9.1 あらまし / p213 (0118.jp2)
  71. 9.2 電源・グランド系設計問題の技術的背景 / p214 (0119.jp2)
  72. 9.3 問題の分析と定式化 / p222 (0123.jp2)
  73. 9.4 解法の提案 / p227 (0125.jp2)
  74. 9.5 実験結果と検討 / p232 (0128.jp2)
  75. 9.6 今後の課題と新しい展開 / p233 (0128.jp2)
  76. 9.7 まとめ / p234 (0129.jp2)
  77. 9.8 付録-Gradientの計算法 / p235 (0129.jp2)
  78. 10 結論 / p241 (0132.jp2)
  79. 10.1 研究成果のまとめ / p241 (0132.jp2)
  80. 10.2 研究成果の設計技術への寄与 / p244 (0134.jp2)
  81. 10.3 今後の課題と考察 / p247 (0135.jp2)
  82. A 著者発表文献一覧 / p249 (0136.jp2)
  83. B 著者文献を参照している文献一覧 / p255 (0139.jp2)
6アクセス

各種コード

  • NII論文ID(NAID)
    500000170544
  • NII著者ID(NRID)
    • 8000000170818
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000334858
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
ページトップへ