Design and analysis of VLSI circuits based on directed acyclic graphs 有向非巡回グラフに基づくVLSI回路の設計及び解析

この論文をさがす

著者

    • 高木, 一義 タカギ, カズヨシ

書誌事項

タイトル

Design and analysis of VLSI circuits based on directed acyclic graphs

タイトル別名

有向非巡回グラフに基づくVLSI回路の設計及び解析

著者名

高木, 一義

著者別名

タカギ, カズヨシ

学位授与大学

京都大学

取得学位

博士 (工学)

学位授与番号

乙第10127号

学位授与年月日

1999-03-23

注記・抄録

博士論文

目次

  1. 論文目録 / (0001.jp2)
  2. Contents / p2 (0005.jp2)
  3. Abstract / p1 (0004.jp2)
  4. 1 Introduction / p1 (0008.jp2)
  5. 1.1 Background / p1 (0008.jp2)
  6. 1.2 Objectives and Results of the Thesis / p3 (0009.jp2)
  7. 2 Minimum Cut Linear Arrangement of p-q Dags / p7 (0011.jp2)
  8. 2.1 Introduction / p7 (0011.jp2)
  9. 2.2 Linear Arrangement Problems and p-q Dags / p9 (0012.jp2)
  10. 2.3 Minimum Cut Linear Arrangement of p-q Dags / p16 (0016.jp2)
  11. 2.4 Algorithms Based on Dynamic Programming / p25 (0020.jp2)
  12. 2.5 Fast Approximation Algorithms / p31 (0023.jp2)
  13. 2.6 Conclusion / p31 (0023.jp2)
  14. 3 Computational Power of Nondeterministic Ordered Binary Decision Di-agrams / p35 (0025.jp2)
  15. 3.1 Introduction / p35 (0025.jp2)
  16. 3.2 Preliminaries / p37 (0026.jp2)
  17. 3.3 Solving Satisfiability Problems Using Nondeterministic OBDDs / p40 (0028.jp2)
  18. 3.4 Combinational Circuits with Small Cutwidth / p43 (0029.jp2)
  19. 3.5 OBDDs Representing Sum-of-Products Form / p46 (0031.jp2)
  20. 3.6 Conclusion / p51 (0033.jp2)
  21. 4 Exact Minimization of Free Binary Decision Diagrams for Pass-Transistor Logic Optimization / p55 (0035.jp2)
  22. 4.1 Introduction / p55 (0035.jp2)
  23. 4.2 Decomposed BDDs and Pass-Transistor Logic Synthesis / p57 (0036.jp2)
  24. 4.3 Exact Minimization of FBDDs / p59 (0037.jp2)
  25. 4.4 Minimum Size of OBDDs and FBDDs / p63 (0039.jp2)
  26. 4.5 Experimental Results on Benchmark Circuits / p68 (0042.jp2)
  27. 4.6 Conclusion / p70 (0043.jp2)
  28. 5 Timing Analysis of Sequential Logic Circuits with Multi-Clock Opera-tions / p73 (0044.jp2)
  29. 5.1 Introduction / p73 (0044.jp2)
  30. 5.2 Finite State Machines / p74 (0045.jp2)
  31. 5.3 Multi-Clock Paths in Finite State Machines / p76 (0046.jp2)
  32. 5.4 Update Cycle Analysis of Registers / p77 (0046.jp2)
  33. 5.5 Detection of Multi-Clock Paths / p81 (0048.jp2)
  34. 5.6 Conclusion / p83 (0049.jp2)
  35. 6 Conclusion / p85 (0050.jp2)
  36. Acknowledgment / p95 (0055.jp2)
  37. List of Publications by the Author / p97 (0056.jp2)
0アクセス

各種コード

  • NII論文ID(NAID)
    500000170571
  • NII著者ID(NRID)
    • 8000000170845
  • DOI(NDL)
  • NDL書誌ID
    • 000000334885
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
ページトップへ