Sub-0.1μmCMOSプロセス技術に関する研究

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著者

    • 後藤, 賢一 ゴトウ, ケンイチ

書誌事項

タイトル

Sub-0.1μmCMOSプロセス技術に関する研究

著者名

後藤, 賢一

著者別名

ゴトウ, ケンイチ

学位授与大学

東北大学

取得学位

博士(工学)

学位授与番号

乙第7512号

学位授与年月日

1998-07-08

注記・抄録

博士論文

目次

  1. 論文内容要旨 / (0003.jp2)
  2. 目次 / p1 (0004.jp2)
  3. 第1章 序論 / p3 (0006.jp2)
  4. 第2章 デカボランイオン注入法 / p6 (0009.jp2)
  5. 2.1 はじめに / p6 (0009.jp2)
  6. 2.2 注入エネルギーとビーム電流 / p8 (0011.jp2)
  7. 2.3 デカボランイオン注入装置 / p9 (0012.jp2)
  8. 2.4 デカボランによる浅い接合の形成 / p10 (0013.jp2)
  9. 2.5 半導体デバイスへの応用 / p11 (0014.jp2)
  10. 2.6 まとめ / p13 (0016.jp2)
  11. 第3章 2step活性化アニール法による高性能50nmPMOSFETの試作 / p27 (0030.jp2)
  12. 3.1 はじめに / p27 (0030.jp2)
  13. 3.2 浅い接合の形成 / p28 (0031.jp2)
  14. 3.3 2step活性化アニールプロセス / p28 (0031.jp2)
  15. 3.4 ゲート長50nmPMOSデバイスの試作 / p29 (0032.jp2)
  16. 3.5 デバイス特性 / p30 (0033.jp2)
  17. 3.6 まとめ / p31 (0034.jp2)
  18. 第4章 従来のサリサイドプロセとCoサリサイドによる低抵抗化 / p43 (0046.jp2)
  19. 4.1 はじめに / p43 (0046.jp2)
  20. 4.2 ゲート抵抗とデバイス動作速度 / p43 (0046.jp2)
  21. 4.3 サリサイドプロセス / p44 (0047.jp2)
  22. 4.4 Tiサリサイド / p45 (0048.jp2)
  23. 4.5 Niサリサイド / p46 (0049.jp2)
  24. 4.6 Ptサリサイド / p46 (0049.jp2)
  25. 4.7 Coサリサイド / p47 (0050.jp2)
  26. 4.8 各サリサイドプロセスと動作速度 / p48 (0051.jp2)
  27. 4.9 まとめ / p49 (0052.jp2)
  28. 第5章 Coサリサイド接合リーク機構の解明とその解決法 / p63 (0066.jp2)
  29. 5.1 はじめに / p63 (0066.jp2)
  30. 5.2 実験 / p63 (0066.jp2)
  31. 5.3 接合リーク機構の統計的解析 / p63 (0066.jp2)
  32. 5.4 [科学式]スパイクによる接合リーク機構 / p65 (0068.jp2)
  33. 5.5 高温Coサリサイドプロセス / p67 (0070.jp2)
  34. 5.6 まとめ / p68 (0071.jp2)
  35. 第6章 結論 / p83 (0085.jp2)
  36. 謝辞 / p86 (0088.jp2)
  37. 発表論文 / p87 (0089.jp2)
  38. 学会発表 / p88 (0090.jp2)
  39. 付録 Shift&Ratio法による実効ゲート長の抽出 / p92 (0094.jp2)
  40. 1 はじめに / p92 (0094.jp2)
  41. 2 Shift&Ratio法の原理 / p92 (0094.jp2)
  42. 3 シュミレーションによる実効ゲート長の考察 / p96 (0098.jp2)
2アクセス

各種コード

  • NII論文ID(NAID)
    500000171108
  • NII著者ID(NRID)
    • 8000000171382
  • DOI(NDL)
  • NDL書誌ID
    • 000000335422
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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