DRAM・論理混載LSIアーキテクチャの研究

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著者

    • 渡部, 隆夫 ワタナベ, タカオ

書誌事項

タイトル

DRAM・論理混載LSIアーキテクチャの研究

著者名

渡部, 隆夫

著者別名

ワタナベ, タカオ

学位授与大学

慶応義塾大学

取得学位

博士(工学)

学位授与番号

乙第3261号

学位授与年月日

1999-03-04

注記・抄録

博士論文

目次

  1. 論文目録 / (0001.jp2)
  2. 目次 / p1 (0005.jp2)
  3. 論文の概要 / p3 (0007.jp2)
  4. 第1章 序論 / p4 (0008.jp2)
  5. 1.1 本研究の背景と動機 / p4 (0008.jp2)
  6. 1.2 本研究の目的と意義 / p7 (0011.jp2)
  7. 第2章 DRAM・論理混載LSI / p10 (0014.jp2)
  8. 2.1 DRAM混載のメリット / p10 (0014.jp2)
  9. 2.2 期待される用途 / p15 (0019.jp2)
  10. 2.3 DRAM混載の課題 / p17 (0021.jp2)
  11. 2.4 研究の歴史 / p21 (0025.jp2)
  12. 第3章 3次元CGチップの検討 / p24 (0028.jp2)
  13. 3.1 はじめに-3次元CG処理の概要とDRAM混載の効果- / p24 (0028.jp2)
  14. 3.2 3次元CGメディアチップアーキテクチャ / p30 (0034.jp2)
  15. 3.3 DRAMと描画回路の高密度インタフェース / p36 (0040.jp2)
  16. 3.4 描画速度の高速化手法 / p41 (0045.jp2)
  17. 3.5 DRAM・論理混載LSIの短期設計手法 / p47 (0051.jp2)
  18. 3.6 まとめ / p51 (0055.jp2)
  19. 第4章 低電圧デジタルニューロチップの検討 / p53 (0057.jp2)
  20. 4.1 はじめに-ニューラルネットワークモデルとそのハードウエア化- / p53 (0057.jp2)
  21. 4.2 低電圧、超並列DRAMアーキテクチャの原理 / p59 (0063.jp2)
  22. 4.3 1.5V、256並列デジタルニューロチップアーキテクチャ / p64 (0068.jp2)
  23. 4.4 DRAMと演算回路の高密度配置方式 / p68 (0072.jp2)
  24. 4.5 DRAMと演算回路間の低電力データ転送方式 / p70 (0074.jp2)
  25. 4.6 小規模実験回路とフルスケールチップの推定性能 / p72 (0076.jp2)
  26. 4.7 まとめ / p77 (0081.jp2)
  27. 第5章 アクセスシーケンス制御方式 / p79 (0083.jp2)
  28. 5.1 はじめに-ランダムアクセスにおけるロウアクセスペナルティ- / p79 (0083.jp2)
  29. 5.2 アクセスシーケンス制御方式をの概念と回路構成 / p80 (0084.jp2)
  30. 5.3 アクセスシーケンス制御方式の効果 / p87 (0091.jp2)
  31. 5.4 まとめ / p89 (0093.jp2)
  32. 第6章 今後の展望と予想される将来課題 / p91 (0095.jp2)
  33. 6.1 はじめに / p91 (0095.jp2)
  34. 6.2 マルチメディア分野における展望と将来の課題 / p91 (0095.jp2)
  35. 6.3 プロセッサーメモリ間ボトルネック解消における展望と将来の課題 / p94 (0098.jp2)
  36. 6.4 まとめ / p97 (0101.jp2)
  37. 第7章 結言 / p98 (0102.jp2)
  38. 謝辞 / p102 (0106.jp2)
  39. 参考文献 / p105 (0109.jp2)
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各種コード

  • NII論文ID(NAID)
    500000171517
  • NII著者ID(NRID)
    • 8000000171791
  • DOI(NDL)
  • NDL書誌ID
    • 000000335831
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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