大容量DRAMの高密度化、高速化に関する研究

この論文をさがす

著者

    • 渡辺, 重佳 ワタナベ, シゲヨシ

書誌事項

タイトル

大容量DRAMの高密度化、高速化に関する研究

著者名

渡辺, 重佳

著者別名

ワタナベ, シゲヨシ

学位授与大学

慶応義塾大学

取得学位

博士(工学)

学位授与番号

乙第3262号

学位授与年月日

1999-03-04

注記・抄録

博士論文

目次

  1. 論文目録 / (0001.jp2)
  2. 目次 / p1 (0009.jp2)
  3. 内容概要 / p5 (0011.jp2)
  4. 略号の説明 / (0013.jp2)
  5. 用語の説明 / p9 (0013.jp2)
  6. 第1章 序論 / p1 (0018.jp2)
  7. 1-1.はじめに / p1 (0018.jp2)
  8. 1-2.DRAMにおける低価格化、高性能化の重要性 / p1 (0018.jp2)
  9. 1-3.DRAMの基本構成及び動作原理 / p6 (0021.jp2)
  10. 1-4.大容量DRAMでの高密度化、高速化に関する課題 / p14 (0025.jp2)
  11. 1-5.本論文の構成 / p15 (0025.jp2)
  12. 第1章の参考文献 / p18 (0027.jp2)
  13. 第2章 高密度化技術 / p20 (0028.jp2)
  14. 2-1.序論 / p20 (0028.jp2)
  15. 2-2.16Mビットレベルの高密度化手法 / p20 (0028.jp2)
  16. 2-3.SGT導入によるGビットレベルの高密度化手法 / p43 (0039.jp2)
  17. 2-4.結論 / p78 (0057.jp2)
  18. 第2章の参考文献 / p82 (0059.jp2)
  19. 第3章 高速化技術 / p87 (0061.jp2)
  20. 3-1.序論 / p87 (0061.jp2)
  21. 3-2.新構造MOSトランジスタを用いた16MビットDRAMのランダムアクセス時間の高速化 / p87 (0061.jp2)
  22. 3-3.BiCMOS回路の導入 / p97 (0066.jp2)
  23. 3-4.シリアルアクセスモードの導入 / p115 (0075.jp2)
  24. 3-5 結論、今後の展望 / p122 (0079.jp2)
  25. 第3章の参考文献 / p126 (0081.jp2)
  26. 第4章 歩留り改善技術 / p129 (0082.jp2)
  27. 4-1.序論 / p129 (0082.jp2)
  28. 4-2.不純物濃度のゆらぎを考慮したGビットDRAMの設計法 / p129 (0082.jp2)
  29. 4-3.周辺回路の歩留りを考慮したGビットDRAMの設計法 / p144 (0090.jp2)
  30. 4-4.結論、今後の展望 / p152 (0094.jp2)
  31. 第4章の参考文献 / p156 (0096.jp2)
  32. 第5章.高信頼性技術 / p159 (0097.jp2)
  33. 5-1.序論 / p159 (0097.jp2)
  34. 5-2.電源電圧変換回路による周辺トランジスタのドレイン関連の信頼性確保 / p159 (0097.jp2)
  35. 5-3.TIS導入によるメモリセル、コア回路部のトランジスタのゲート関連の信頼性確保 / p163 (0099.jp2)
  36. 5-4.配線の信頼性を考慮したGビットDRAMの設計法 / p183 (0109.jp2)
  37. 5-5.結論、今後の展望 / p201 (0118.jp2)
  38. 第5章の参考文献 / p203 (0119.jp2)
  39. 第6章 結論 / p206 (0121.jp2)
  40. 謝辞 / p215 (0125.jp2)
  41. 研究業績(学位論文に関連する公刊論文等) / p217 (0126.jp2)
1アクセス

各種コード

  • NII論文ID(NAID)
    500000171518
  • NII著者ID(NRID)
    • 8000000171792
  • DOI(NDL)
  • NDL書誌ID
    • 000000335832
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
ページトップへ