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クロック生成用PLLの高性能化とダイナミックCMOS回路による構成法に関する研究

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著者

    • 吉澤, 弘泰 ヨシザワ, ヒロヤス

書誌事項

タイトル

クロック生成用PLLの高性能化とダイナミックCMOS回路による構成法に関する研究

著者名

吉澤, 弘泰

著者別名

ヨシザワ, ヒロヤス

学位授与大学

九州大学

取得学位

博士(工学)

学位授与番号

甲第4787号

学位授与年月日

1999-03-25

注記・抄録

博士論文

目次

  1. 目次 / (0003.jp2)
  2. 第1章 序論 / p1 (0006.jp2)
  3. 1-1 背景 / p1 (0006.jp2)
  4. 1-2 本研究の目的 / p7 (0012.jp2)
  5. 1-3 本論文の概要 / p7 (0012.jp2)
  6. 参考文献 / p9 (0014.jp2)
  7. 第2章 電源電圧低減とPLLの高速化 / p12 (0017.jp2)
  8. 2-1 緒言 / p12 (0017.jp2)
  9. 2-2 NMOS/PMOSソース結合によるリング発振器の高速化 / p13 (0018.jp2)
  10. 2-3 位相周波数比較器の高速化 / p26 (0031.jp2)
  11. 2-4 結言 / p44 (0049.jp2)
  12. 参考文献 / p47 (0052.jp2)
  13. 第3章 低ジッタを実現する回路構成と設計法 / p51 (0056.jp2)
  14. 3-1 緒言 / p51 (0056.jp2)
  15. 3-2 電源電圧揺らぎにより生ずるジッタの抑制 / p52 (0057.jp2)
  16. 3-3 位相比較器の最適化設計 / p58 (0063.jp2)
  17. 3-4 結言 / p85 (0090.jp2)
  18. 参考文献 / p86 (0091.jp2)
  19. 第4章 タイミング再生用PDとオンチップキャパシタンス可変フィルタ回路の設計 / p89 (0094.jp2)
  20. 4-1 緒言 / p89 (0094.jp2)
  21. 4-2 タイミング再生用PDの設計 / p90 (0095.jp2)
  22. 4-3 PLL用オンチップキャパシタンス可変フィルタ回路の設計 / p103 (0108.jp2)
  23. 4-4 VCO周波数特性の向上 / p106 (0111.jp2)
  24. 4-5 結言 / p115 (0120.jp2)
  25. 参考文献 / p115 (0120.jp2)
  26. 第5章 ダイナミックCMOS回路による論理回路の設計 / p118 (0123.jp2)
  27. 5-1 緒言 / p118 (0123.jp2)
  28. 5-2 ダイナミックCMOS論理ゲートの構成と展開 / p119 (0124.jp2)
  29. 5-3 ダイナミックCMOS論理ゲートを用いた回路の構成法 / p124 (0129.jp2)
  30. 5-4 ダイナミックCMOS論理ゲート活用上の留意点 / p138 (0143.jp2)
  31. 5-5 結言 / p141 (0146.jp2)
  32. 参考文献 / p142 (0147.jp2)
  33. 第6章 結論 / p145 (0150.jp2)
  34. 謝辞 / p149 (0154.jp2)
  35. 記号表 / p150 (0155.jp2)
  36. 付録 / p151 (0156.jp2)
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各種コード

  • NII論文ID(NAID)
    500000171763
  • NII著者ID(NRID)
    • 8000000172037
  • DOI(NDL)
  • NDL書誌ID
    • 000000336077
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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