代数的手法を用いた同期式順序回路の段階的設計および型式的検証

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著者

    • 北道, 淳司 キタミチ, ジュンジ

書誌事項

タイトル

代数的手法を用いた同期式順序回路の段階的設計および型式的検証

著者名

北道, 淳司

著者別名

キタミチ, ジュンジ

学位授与大学

大阪大学

取得学位

博士(工学)

学位授与番号

乙第7614号

学位授与年月日

1998-10-14

注記・抄録

博士論文

目次

  1. 目次 / (0006.jp2)
  2. 1 緒論 / p1 (0007.jp2)
  3. 1.1 本研究の背景と概要 / p1 (0007.jp2)
  4. 1.2 ディジタル回路の設計の上流工程における形式的検証について / p8 (0011.jp2)
  5. 2 同期式順序回路の形式的記述及び段階的設計 / p14 (0014.jp2)
  6. 2.1 序言 / p14 (0014.jp2)
  7. 2.2 代数的記述言語を用いた同期式順序回路の形式的記述法 / p14 (0014.jp2)
  8. 2.3 同期式順序回路の設計の正しさの定義 / p30 (0022.jp2)
  9. 2.4 要求仕様レベルから論理設計レベルまでの段階的な回路設計法 / p35 (0024.jp2)
  10. 2.5 結言 / p46 (0030.jp2)
  11. 3 提案する設計法に基づく設計支援システム / p47 (0030.jp2)
  12. 3.1 序言 / p47 (0030.jp2)
  13. 3.2 提案する設計法にもとづく段階的回路設計支援システムの概要 / p47 (0030.jp2)
  14. 3.3 段階的回路設計支援システムを用いた評価実験 / p54 (0034.jp2)
  15. 3.4 結言 / p61 (0037.jp2)
  16. 4 同期式順序回路設計の正しさの形式的検証 / p62 (0038.jp2)
  17. 4.1 序言 / p62 (0038.jp2)
  18. 4.2 設計の正しさの形式的検証に用いる検証技法とそれらを用いた検証手順 / p62 (0038.jp2)
  19. 4.3 提案手法のための形式的検証支援システムとそれを用いた検証 / p66 (0040.jp2)
  20. 4.4 結言 / p79 (0046.jp2)
  21. 5 検証に用いるプレスブルガー文真偽判定のための―高速化手法 / p81 (0047.jp2)
  22. 5.1 序言 / p81 (0047.jp2)
  23. 5.2 プレスブルガー文の表現のためのデータ構造とその上での処理方法 / p82 (0048.jp2)
  24. 5.3 実現したプレスブルガー文真偽判定系の評価実験 / p87 (0050.jp2)
  25. 5.4 結言 / p94 (0054.jp2)
  26. 6 結論 / p96 (0055.jp2)
  27. 謝辞 / p98 (0056.jp2)
  28. 参考文献 / p99 (0056.jp2)
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各種コード

  • NII論文ID(NAID)
    500000172006
  • NII著者ID(NRID)
    • 8000000172281
  • DOI(NDL)
  • NDL書誌ID
    • 000000336320
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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