HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計

著者

• 深山, 正幸 ミヤマ, マサユキ
• 北川, 章夫 キタガワ, アキオ
• 秋田, 純一 アキタ, ジュンイチ
• 鈴木, 正國 スズキ, マサクニ

書誌事項

HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計

深山正幸 [ほか] 著

共立出版, 1999.6

タイトル読み

HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ

注記

参考図書: p[197]-198

その他の著者: 北川章夫, 秋田純一, 鈴木正國

内容説明・目次

目次

• 第１章　ＶＬＳＩ設計の概略
• 第２章　ＨＤＬを用いたトップダウン設計
• 第３章　ＲＴＬ記述のためのＨＤＬ構文と意味
• 第４章　ＲＴＬ部品のＨＤＬによる記述
• 第５章　論理合成技術
• 第６章　検証技術
• 第７章　ＨＤＬによる８ビットＣＰＵ設計

「BOOKデータベース」 より

詳細情報

• NII書誌ID(NCID): BA42033178
• ISBN:
  • 4320029348
• 出版国コード: ja
• タイトル言語コード: jpn
• 本文言語コード: jpn
• 出版地: 東京
• ページ数/冊数: vii, 201p
• 大きさ: 24cm
• 分類:
  • NDC8 : 549.7
  • NDC9 : 549.7
  • NDLC : ND386
• 件名:
  • BSH : 集積回路
  • NDLSH : 集積回路