齊藤 美都子 SAITO Mitsuko

ID:9000046000887

慶應義塾大学理工学部 Faculty of Science and Technology, Keio University (2014年 CiNii収録論文より)

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論文一覧:  3件中 1-3 を表示

  • 多段積層メモリチップ間誘導結合インタフェース (VLSI設計技術)

    齊藤 美都子 , 黒田 忠広

    NANDフラッシュメモリ積層誘導結合インタフェースを提案した。従来のボンディングワイヤを用いた積層技術では、ワイヤ数の多さが障害となり、積層メモリチップ数の増加が困難であった。本論文では、データ通信のボンディングワイヤを、無線の誘導結合インタフェースに置き換えることを提案する。送信先チップまでデータを8チップごとにリピート転送する。1チップごとにリピート転送する場合と比べて、消費電力を17%に削減 …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113(454), 137-140, 2014-03-03

  • 2Gb/s 1.8pJ/b/chip 128NAND フラッシュメモリチップ積層用誘導結合インタフェース

    齊藤 美都子 , 三浦 典之 , 黒田 忠広

    チップ128枚螺旋階段積層を用いて積層した。コントローラは8枚チップを貫通してリレー伝送し所望のメモリチップにアクセスする。大きなコイルはメモリコア上に斜めに配置されエリアペナルティはない。消費エネルギーを従来の33%の1.8pJ/b/chipに削減した。

    電子情報通信学会技術研究報告. ICD, 集積回路 110(9), 99-102, 2010-04-15

    参考文献3件

  • 65nm CMOS GPU-0.1μm DRAM間8Tb/s 1pJ/b 0.8mm^2/Tb/sQDR誘導結合インタフェース

    三浦 典之 , 春日 一貴 , 齊藤 美都子 [他] , 黒田 忠広

    65nm CMOS GPUと0.1μm DRAM間で通信する誘導結合インタフェースを開発した。1024チャネルの並列誘導結合インタフェースで8Tb/s BER<10^<-16>動作を確認した。最新の40nm DRAM有線インタフェースの32倍の通信帯域を1/8の消費電力と1/22の消費面積で実現した。

    電子情報通信学会技術研究報告. ICD, 集積回路 110(9), 93-97, 2010-04-15

    参考文献6件

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