加藤 洋介 KATO Yosuke

ID:9000046253785

サンディスク株式会社 SanDisk Corp. (2012年 CiNii収録論文より)

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論文一覧:  3件中 1-3 を表示

  • 19nm64Gbit 多値(2bit/cell)NAND フラッシュメモリの開発

    柴田 昇 , 神田 和重 , 久田 俊記 [他] , 磯部 克明 , 佐藤 学 , 清水 有威 , 清水 孝洋 , 杉本 貴宏 , 小林 智浩 , 犬塚 和子 , 金川 直晃 , 梶谷 泰之 , 小川 武志 , 中井 潤 , 岩佐 清明 , 小島 正嗣 , 鈴木 俊宏 , 鈴木 裕也 , 境 新太郎 , 藤村 朋史 , 宇都宮 裕子 , 橋本 寿文 , 御明 誠 , 小林 直樹 , 稲垣 泉貴 , 松本 勇輝 , 井上 諭 , 鈴木 良尚 , 何 東 , 本多 泰彦 , 武者 淳二 , 中川 道雄 , 本間 充祥 , 安彦 尚文 , 小柳 勝 , 吉原 正浩 , 井納 和美 , 野口 充宏 , 亀井 輝彦 , 加藤 洋介 , 財津 真吾 , 那須 弘明 , 有木 卓弥 , CHIBVONGODZE Hardwell , 渡邉 光恭 , 丁 虹 , 大熊 直樹 , 山下 竜二 , LIANG Guirong , HEMINK Gertjan , MOOGAT Farookh , TRINH Cuong , 東谷 政昭 , PHAM Tuan , 金澤 一久

    世界最小の19nmのデザインルールを用いて64Gb多値(2bit/cell)NANDフラッシュメモリを開発した。片側All-bit-Line S/A構成、1plane構成によりチップサイズは112.8mm^2。ビット線バイアスアクセラレーション及び"BC"State-First書込みアルゴリズムにより、書き込みパフォーマンスは15MB/sを実現。プログラムサスペンド機能とイレーズサスペンド機能によ …

    電子情報通信学会技術研究報告. ICD, 集積回路 112(15), 1-5, 2012-04-16

    参考文献8件

  • 24nmプロセスで製造された151mm^2 64Gbit 2bit/cell NAND型フラッシュメモリの開発

    福田 浩一 , 渡辺 慶久 , 牧野 英一 [他] , 川上 浩一 , 佐藤 順平 , 高際 輝男 , 金川 直晃 , 志賀 仁 , 常盤 直哉 , 進藤 佳彦 , 枝広 俊昭 , 小川 武志 , 岩井 信 , 永尾 理 , 武者 淳二 , 源 貴利 , 柳平 康輔 , 鈴木 裕也 , 中村 大 , 細村 嘉一 , 駒井 宏充 , 古田 優佳 , 村本 麻衣 , 田中 里英子 , 四方 剛 , 弓仲 絢子 , 櫻井 清史 , 堺 学 , 丁 虹 , 渡辺 光恭 , 加藤 洋介 , 三輪 達 , MAK Alex , 中道 勝 , HEMINK Gertjan , LEE Dana , 東谷 政昭 , MURPHY Brian , LEI Bo , 松永 泰彦 , 成毛 清美 , 原 毅彦

    14MB/s書き込み、および266MB/sデータ転送が可能な、24nmプロセスを用いた64Gb 2bit/cell NAND型フラッシュメモリを開発しました。低抵抗ワード線材料の採用による2プレーン構成、新ビット線フックアップ構成、周辺回路フロアプランの最適化により、小さなチップサイズ151mm^2を実現しました。二つの新しい書き込みアルゴリズムを導入することで、書き込みスループットを5%改善し、 …

    電子情報通信学会技術研究報告. ICD, 集積回路 111(6), 19-26, 2011-04-11

    参考文献4件

  • 43nmCMOS技術を用いた120mm^2 16Gb多値NANDフラッシュメモリの開発

    中村 大 , 神田 和重 , 小柳 勝 [他] , 山村 俊雄 , 細野 浩司 , 吉原 正浩 , 三輪 達 , 加藤 洋介 , MAK Alex , CHAN Siu Lung , TSAI Frank , CERNEA Raul , LE Binh , 牧野 英一 , 平 隆志 , 大竹 博之 , 梶村 則文 , 藤村 進 , 竹内 義昭 , 伊東 幹彦 , 白川 政信 , 鈴木 裕也 , 奥川 雄紀 , 奥川 雄紀 , 小島 正嗣 , 米谷 和英 , 有薗 尚倫 , 久田 俊記 , 宮本 晋示 , 野口 充宏 , 八重樫 利武 , 東谷 政昭 , 伊藤 文俊 , 亀井 輝彦 , 丸山 徹 , 丸山 徹 , 井納 和美 , 大島 成夫

    43nm CMOSテクノロジを用いた16ギガビット4値NANDフラッシュメモリを開発した.66NANDと新規コントロールゲートドライバー回路を用いた構成とし、アレー上にパワーバス配線を配することでチップサイズ120mm^2を実現し、micro SDカードへ実装可能とした.デュアルステージドライバーを用いることで1.8V VCCQで25nsのサイクルタイムを実現した.

    電子情報通信学会技術研究報告. ICD, 集積回路 108(6), 25-30, 2008-04-10

    参考文献4件 被引用文献10件

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