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表紙
本文:
CiNii
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目次
本文:
CiNii
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多種クロックをもつ論理回路の組込みテスト
本文:
CiNii
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1-8
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ATGおよびBIST技術を応用したテストコスト削減の新手法
本文:
CiNii
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9-15
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部分ローテート型スキャン方式のプロセッサ回路への応用
本文:
CiNii
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17-22
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競合学習型ニューラルネットワークの耐故障化
本文:
CiNii
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23-28
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Failure trace解析に基づくGasP回路の形式的検証
本文:
CiNii
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29-36
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ホールドとスイッチの機能を考慮した内部平衡構造
本文:
CiNii
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37-44
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レジスタ転送レベル回路に対するテストプラン埋め込み型テスト容易化設計法
本文:
CiNii
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45-52
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不連続再収斂構造に基づくパス遅延故障に対する部分拡張スキャン設計法
本文:
CiNii
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53-60
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Design for Two-Pattern Testability of Controller-Data Path Circuits
本文:
CiNii
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61-67
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縮退故障のテスト生成アルゴリズムを用いたパス遅延故障に対するテスト生成法
本文:
CiNii
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69-75
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順序回路のクロストークによる遅延故障に対する目標故障の一判別法
本文:
CiNii
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77-84
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ディレイテストにおけるパス選択基準とテストクオリティの評価
本文:
CiNii
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85-91
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[OTHERS]
本文:
CiNii
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裏表紙
本文:
CiNii
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