Search Results 1-20 of 344

  • Study on the single-event upset sensitivity of 65-nm CMOS sequential logic circuit

    LI Sai , HAN Jianwei , CHEN Rui , SHANGGUAN Shipeng , MA Yingqi , WANG Xuan

    … <p>This study uses a pulsed laser to investigate the sensitivity of a sequential logic circuit to a Single-Event-Upset (SEU) under different supply voltages, clock frequencies, and circuit architectures. … The experimented sequential logic circuit is a D flip-flop chain manufactured in 65-nm bulk CMOS technology. …

    IEICE Electronics Express 17(10), 20200102-20200102, 2020

    J-STAGE 

  • PWM Rotation of Brushless DC Motor EC-32 by PIC16F88 and Rotation in terms of Combinational Logic Circuit

    NAKAMORI Seiichi

    … Its circuit and PICBASIC PRO program list are shown. … Furthermore, the report shows the method of rotating the brushless DC motor EC-32 in the relation with the combinational logic circuit. … Here, the truth table for the brushless DC motor EC-32 is introduced and corresponding combinational logic circuit is illustrated. …

    鹿児島大学教育学部研究紀要. 自然科学編 = Bulletin of the Faculty of Education, Kagoshima University. Natural science (70), 15-32, 2019-03-11

    IR 

  • Signal Selection Methods for Debugging Gate-Level Sequential Circuits

    KIMURA Yusuke , GHAREHBAGHI Amir Masoud , FUJITA Masahiro

    … <p>This paper introduces methods to modify a buggy sequential gate-level circuit to conform to the specification. … Assuming that the locations to be modified are given, our proposed method finds an appropriate set of fan-in signals for the patch function of those locations by iteratively calculating the state correspondence between the specification and the buggy circuit and applying a method for debugging combinational circuits. …

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E102.A(12), 1770-1780, 2019

    J-STAGE 

  • An implementation of belief propagation decoder with combinational logic reduced for polar codes

    Yan Yongli , Zhang Xuanxuan , Wu Bin

    … <p>In this letter, a combinational logic reduced belief propagation (BP) decoder for polar codes is designed in 55 nm CMOS technology. … The architecture and circuit techniques reduce the power to 398 mW for an energy efficiency of 292 pJ/b. …

    IEICE Electronics Express 16(15), 20190382-20190382, 2019

    J-STAGE 

  • Analyzing Impacts of SRAM, FF and Combinational Circuit on Chip-Level Neutron-Induced Soft Error Rate

    LIAO Wang , HASHIMOTO Masanori

    … This work evaluates the contributions of SRAM, FF and combinational circuit to chip-level soft error rate (SER) based on irradiation test results. …

    IEICE Transactions on Electronics E102.C(4), 296-302, 2019

    J-STAGE 

  • Replica Delay-line Design of Bundled-Data Transfer Asynchronous Circuits based on Two-phase Handshaking Protocol  [in Japanese]

    赤坂 親一郎 , 金本 俊幾 , 黒川 敦 , 今井 雅

    DAシンポジウム2018論文集 (2018), 93-98, 2018-08-22

    IPSJ 

  • Study on Deployment of a Computer Algebra System for Generating Random Test Patterns for Combinational Circuits  [in Japanese]

    稲元 勉 , 樋上 喜信

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(381), 59-64, 2018-01-18

  • Study on Deployment of a Computer Algebra System for Generating Random Test Patterns for Combinational Circuits  [in Japanese]

    稲元 勉 , 樋上 喜信

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117(380), 59-64, 2018-01-18

  • PWM Rotation of Brushless DC Motor EC-32 by PIC16F88 and Rotation in terms of Combinational Logic Circuit

    NAKAMORI Seiichi

    鹿児島大学教育学部研究紀要. 自然科学篇 70, 15-32, 2018

  • ArchHDL: A Novel Hardware RTL Modeling and High-Speed Simulation Environment

    SATO Shimpei , KOBAYASHI Ryohei , KISE Kenji

    … <p>LSIs are generally designed through four stages including architectural design, logic design, circuit design, and physical design. … The key features of this language are that (1) designers describe a combinational circuit as a function and (2) the ArchHDL library realizes non-blocking assignment in C++. …

    IEICE Transactions on Information and Systems E101.D(2), 344-353, 2018

    IR  J-STAGE 

  • Area-Efficient LUT-Like Programmable Logic Using Atom Switch and Its Delay-Optimal Mapping Algorithm

    HIGASHI Toshiki , OCHI Hiroyuki

    … From our experiments, the circuit delay using our <i>k</i>-LUT is 0.94% smaller in the best case compared with using the conventional atom-switch-based <i>k</i>-LUT.</p> …

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E100.A(7), 1418-1426, 2017

    J-STAGE 

  • Reliability evaluation of logic circuits based on transient faults propagation metrics

    Cai Shuo , Yu Fei , Wang Weizheng , Liu Tieqiao , Liu Peng , Wang Wei

    … In this approach, TFPMs of each nodes are calculated through reverse topological traversal of the target circuit by Boolean operations in parallel. … Using these faults propagation features, the reliability of combinational circuits and full scan sequential circuits are evaluated efficiently. …

    IEICE Electronics Express 14(7), 20170128-20170128, 2017

    J-STAGE 

  • A DMR logic for mitigating the SET induced soft errors in combinational circuits

    Jiajin Zhang , Housen Yang , Yankang Du , Quan Gao , Lin Peng , Yue Zhang , Chen Lichang

    … In this paper, a novel dual module redundancy (DMR) logic circuit structure is proposed to harden the standard cells in the large combinational circuits. … Based on this DMR logic circuit structure and the layout placement adjustment technique, the partial hardening approach is used to harden the large combination circuits. …

    IEICE Electronics Express 13(2), 20150927-20150927, 2016

    J-STAGE 

  • A High-Speed Parallel Logic Simulator Using GP-GPU  [in Japanese]

    Hashiguchi Takuya , 青野 寛之 , Toyonaga Masahiko , Muraoka Michiaki

    本論文は,GPGPUを使った高速論理シミュレーションの高速化手法について述べる.本シミュレーション高速化手法の構成は,論理素子をGP-GPUスレッドを割り付ける並列論理シミュレーション法を基本アルゴリズムとし,GPU内部メモリァクセス高速法,条件分岐削減法およびSM演算時間平坦法である.商用論理シミュレータと本シミュレータのプロトタイプの比較実験の結果,7.5万ゲートの組合せ回路で29倍,および, …

    IEICE technical report 114(428), 61-66, 2015-01-29

  • A High-Speed parallel Logic Simulation Method Using Multi-core Processor  [in Japanese]

    TAKEUCHI YUYA , TOYONAGA MASAHIKO , MURAOKA MICHIAKI

    本研究では,マルチコアプロセッサを使用した並列論理シミュレーションアルゴリズムを提案し,高速な並列シミュレータを開発した.本並列アルゴリズムは,論理回路をファンアウトコーンを用いた並列な回路に変換し,これらをマルチコアプロセッサにより並列処理を行なう.並列シミュレーションアルゴリズムの性能見積りを行なったところ,商用シミュレータと比較して,組み合わせ回路では24倍,順序回路では27倍以上の高速化率 …

    IEICE technical report 114(428), 49-54, 2015-01-29

  • A High-Speed parallel Logic Simulation Method Using Multi-core Processor  [in Japanese]

    TAKEUCHI YUYA , TOYONAGA MASAHIKO , MURAOKA MICHIAKI

    本研究では,マルチコアプロセッサを使用した並列論理シミュレーションアルゴリズムを提案し,高速な並列シミュレータを開発した.本並列アルゴリズムは,論理回路をファンアウトコーンを用いた並列な回路に変換し,これらをマルチコアプロセッサにより並列処理を行なう.並列シミュレーションアルゴリズムの性能見積りを行なったところ,商用シミュレータと比較して,組み合わせ回路では24倍,順序回路では27倍以上の高速化率 …

    IEICE technical report. Computer systems 114(427), 49-54, 2015-01-29

  • A High-Speed Parallel Logic Simulator Using GP-GPU  [in Japanese]

    Hashiguchi Takuya , 青野 寛之 , Toyonaga Masahiko , Muraoka Michiaki

    本論文は,GPGPUを使った高速論理シミュレーションの高速化手法について述べる.本シミュレーション高速化手法の構成は,論理素子をGP-GPUスレッドを割り付ける並列論理シミュレーション法を基本アルゴリズムとし,GPU内部メモリァクセス高速法,条件分岐削減法およびSM演算時間平坦法である.商用論理シミュレータと本シミュレータのプロトタイプの比較実験の結果,7.5万ゲートの組合せ回路で29倍,および, …

    Technical report of IEICE. VLD 114(426), 61-66, 2015-01-29

  • A High-Speed parallel Logic Simulation Method Using Multi-core Processor  [in Japanese]

    TAKEUCHI YUYA , TOYONAGA MASAHIKO , MURAOKA MICHIAKI

    本研究では,マルチコアプロセッサを使用した並列論理シミュレーションアルゴリズムを提案し,高速な並列シミュレータを開発した.本並列アルゴリズムは,論理回路をファンアウトコーンを用いた並列な回路に変換し,これらをマルチコアプロセッサにより並列処理を行なう.並列シミュレーションアルゴリズムの性能見積りを行なったところ,商用シミュレータと比較して,組み合わせ回路では24倍,順序回路では27倍以上の高速化率 …

    Technical report of IEICE. VLD 114(426), 49-54, 2015-01-29

  • A High-Speed Parallel Logic Simulater Using GP-GPU  [in Japanese]

    Hashiguchi Takuya , 青野 寛之 , Toyonaga Masahiko , Muraoka Michiaki

    本論文は,GPGPUを使った高速論理シミュレーションの高速化手法について述べる.本シミュレーション高速化手法の構成は,論理素子をGP-GPUスレッドを割り付ける並列論理シミュレーション法を基本アルゴリズムとし,GPU内部メモリァクセス高速法,条件分岐削減法およびSM演算時間平坦法である.商用論理シミュレータと本シミュレータのプロトタイプの比較実験の結果,7.5万ゲートの組合せ回路で29倍,および, …

    IEICE technical report. Computer systems 114(427), 61-66, 2015-01-22

  • A High-Speed Parallel Logic Simulater Using GP-GPU  [in Japanese]

    橋口 拓哉 , 青野 寛之 , 豊永 昌彦 , 村岡 道明

    本論文は,GPGPU を使った高速論理シミュレーションの高速化手法について述べる.本シミュレーション高速化手法の構成は,論理素子を GP-GPU スレッドを割り付ける並列論理シミュレーション法を基本アルゴリズムとし,GPU 内部メモリアクセス高速法,条件分岐削減法および SM 演算時間平坦法である.商用論理シミュレータと本シミュレータのプロトタイプの比較実験の結果,7.5 万ゲートの組合せ回路で …

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 2015-SLDM-169(12), 1-6, 2015-01-22

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